`timescale 1ns/1ns module width_8to16( input clk , input rst_n , input valid_in , input [7:0] data_in , output reg valid_out, output reg [15:0] data_out ); reg [1:0] count; reg [7:0] mid_reg; always @(posedge clk or negedge rst_n)begin if(!rst_n)begin count <= 2'b00; end else begin if(valid_in)be...

`timescale 1ns/1ns module valid_ready( input clk , input rst_n , input [7:0] data_in , input valid_a , input ready_b , output ready_a , output reg valid_b , output reg [9:0] data_out ); reg [2:0] count; reg ready_a_reg; assign ready_a = ready_a_reg | ready_b; always @(posedge clk or negedge rst_n)be...

`timescale 1ns/1ns module pulse_detect( input clk_fast , input clk_slow , input rst_n , input data_in , output dataout ); reg pulse; reg [2:0] data_in_reg; always @(posedge clk_fast or negedge rst_n)begin if(!rst_n)begin pulse <= 1'b0; end else begin pulse <= data_in ? ~pulse : pulse; end end ...

`timescale 1ns/1ns module mux( input clk_a , input clk_b , input arstn , input brstn , input [3:0] data_in , input data_en , output reg [3:0] dataout ); reg [3:0] ram1; reg data_en1; reg data_en2; reg data_en3; always @(posedge clk_a or negedge arstn)begin if(!arstn)begin ram1 <= 4'b0000; end els...

`timescale 1ns/1ns module game_count ( input rst_n, //异位复位信号，低电平有效 input clk, //时钟信号 input [9:0]money, input set, input boost, output reg[9:0]remain, output reg yellow, output reg red ); always @(posedge clk or negedge rst_n)begin if(!rst_n)begin remain <= 0; end else begin if(set)begin remain &l...

`timescale 1ns/1ns module multi_pipe#( parameter size = 4 )( input clk , input rst_n , input [size-1:0] mul_a , input [size-1:0] mul_b , output reg [size*2-1:0] mul_out ); wire [size*2-1:0] mul_out_1; wire [size*2-1:0] mul_out_2; wire [size*2-1:0] mul_out_3; wire [size*2-1:0] mul_out_4; wire [size*2...

`timescale 1ns/1ns module JC_counter( input clk , input rst_n, output reg [3:0] Q ); reg [2:0] count; always @(posedge clk or negedge rst_n)begin if(!rst_n)begin count <= 3'b000; end else begin count <= count + 1; end end always @(posedge clk or negedge rst_n)begin if(!rst_n)begin Q <= 4'b0...

`timescale 1ns/1ns module ram_mod( input clk, input rst_n, input write_en, input [7:0]write_addr, input [3:0]write_data, input read_en, input [7:0]read_addr, output reg [3:0]read_data ); reg [3:0] ram1[7:0]; always @(posedge clk or negedge rst_n)begin if(write_en)begin ram1[write_addr] <= write_d...

`timescale 1ns/1ns module RAM_1port( input clk, input rst, input enb, input [6:0]addr, input [3:0]w_data, output wire [3:0]r_data ); //*************code***********// reg [3:0] ram1[127:0]; reg [3:0] r_data_reg; assign r_data = r_data_reg; always @(negedge clk or negedge rst)begin if(!rst)begin r_dat...

`timescale 1ns/1ns module count_module( input clk, input rst_n, input mode, output reg [3:0]number, output reg zero ); reg [3:0] count; always @(posedge clk or negedge rst_n)begin if(!rst_n)begin count <= 4'b0000; end else begin if(mode == 1'b1)begin if(count == 9)begin count <= 0; end else be...

`timescale 1ns/1ns module count_module( input clk, input rst_n, input set, input [3:0] set_num, output reg [3:0]number, output reg zero ); reg [3:0] count; // reg set_reg; // always @(posedge clk or negedge rst_n)begin // if(!rst_n)begin // set_reg <= 1'b0; // end // else begin // if(set)begin //...

`timescale 1ns/1ns module count_module( input clk, input rst_n, output reg [5:0]second, output reg [5:0]minute ); always @(posedge clk or negedge rst_n)begin if(!rst_n)begin second <= 6'b000000; end else begin if(minute == 60)begin second <= 6'b000000; end else begin if(second == 60)begin seco...

`timescale 1ns/1ns module sequence_test1( input wire clk , input wire rst , input wire data , output reg flag ); //*************code***********// reg [6:0] next_state; reg [6:0] current_state; always @(posedge clk or negedge rst)begin if(!rst)begin current_state <= 7'b0000001; end else begin curr...

`timescale 1ns/1ns module sequence_test2( input wire clk , input wire rst , input wire data , output reg flag ); //*************code***********// reg [4:0] current_state; reg [4:0] next_state; always @(posedge clk or negedge rst)begin if(!rst)begin current_state <= 5'b00001; end else begin curren...