`timescale 1ns/1ns module data_cal( input clk, input rst, input [15:0]d, input [1:0]sel, output [4:0]out, output validout ); //*************code***********// reg [3:0] mid0; reg [3:0] mid1; reg [3:0] mid2; reg [3:0] mid3; reg [4:0] out_reg; assign validout = (sel == 2'b00)?1'b0:1'b1; assign out = ou...

`timescale 1ns/1ns module multi_sel( input [7:0]d , input clk, input rst, output reg input_grant, output reg [10:0]out ); //*************code***********// reg [1:0] count; reg [10:0] d_mid; reg [10:0] out_mid1; reg [10:0] out_mid2; always @(posedge clk or negedge rst)begin if(!rst)begin count <= ...

`timescale 1ns/1ns module odd_sel( input [31:0] bus, input sel, output check ); //*************code***********// reg check_reg; always @(*)begin if(sel)begin check_reg <= ^bus; end else begin check_reg <= ~(^bus); end end assign check = check_reg; //*************code***********// endmodule

`timescale 1ns/1ns module Tff_2 ( input wire data, clk, rst, output reg q ); //*************code***********// reg q1; always @(posedge clk or negedge rst) begin if(!rst)begin q1 <= 1'b0; end else if(data)begin q1 <= ~q1; end else begin q1 <= q1; end end always @(posedge clk or negedge rst) ...