`timescale 1ns/1ns module comparator_4( input [3:0] A , input [3:0] B , output reg Y2 , //A>B output reg Y1 , //A=B output reg Y0 //A<B ); always@(*) begin Y0 = 1'b0; Y1 = 1'b0; Y2 = 1'b0; if(A[3] > B[3]) Y2 = 1'b1; else if(A[3] < B[3]) Y0 = 1'b1; else if(A[3] == B[3]) begin if(A[2] >...

`timescale 1ns/1ns module function_mod( input [3:0]a, input [3:0]b, output [3:0]c, output [3:0]d ); assign c=reverse(a); assign d=reverse(b); function [3:0] reverse; input[3:0] in; integer i; for (i=0;i<=3;i=i+1) begin reverse[i] = in[3-i]; end endfunction endmodule

`timescale 1ns/1ns module main_mod( input clk, input rst_n, input [7:0]a, input [7:0]b, input [7:0]c, output[7:0]d ); wire [7:0]d1,d2; min min1(clk,rst_n,a,b,d1); min min2(clk,rst_n,a,c,d2); min min3(clk,rst_n,d1,d2,d); endmodule module min( input clk, input rst, input [7:0]a, input [7:0]b, output r...

`timescale 1ns/1ns module lca_4( input [3:0] A_in , input [3:0] B_in , input C_1 , output wire CO , output wire [3:0] S ); reg [3:0] G,P,c,s; always@(*) begin G[0] = A_in[0] & B_in[0]; P[0] = A_in[0] ^ B_in[0]; c[0]= G[0] || (P[0] & C_1); s[0] = P[0] ^ C_1; G[1] = A_in[1] & B_in[1]; P[1] = A_in[1] ^...

module signal_generator( input clk, input rst_n, input [1:0] wave_choise, output reg [4:0] wave ); //store the wave choice to judge the wave shift process reg [1:0] wave_choise_r; always@(posedge clk, negedge rst_n) begin if(rst_n==1'b0 ) wave_choise_r <= 2'd0; else wave_choise_r <= wave_chois...

menu = {'pizza':10,'rice':2,'yogurt':5} a = input() if (a in menu): print(menu[a]) else: print('8')

`timescale 1ns/1ns module even_div ( input wire rst , input wire clk_in, output wire clk_out2, output wire clk_out4, output wire clk_out8 ); //*************code***********// reg [2:0] q; always@(posedge clk_in,negedge rst) begin if(rst==1'b0) q[0] <=0; else q[0] <= ~q[0]; end always@(posedge q...

`timescale 1ns/1ns module count_module( input clk, input rst_n, input set, input [3:0] set_num, output reg [3:0]number, output reg zero ); reg [3:0] r_number; always@(*) begin if(rst_n==1'b0) zero = 0; else if(number==0) zero = 1; else zero = 0; end always@(posedge clk,negedge rst_n) begin if(rst_n=...

`timescale 1ns/1ns module count_module( input clk, input rst_n, output reg [5:0]second, output reg [5:0]minute ); reg [5:0] scnt,mcnt; always@(posedge clk, negedge rst_n) begin if(rst_n==1'b0) second <= 0; else if(second == 60) second <= 1; else if(minute == 60) second <= 0; else second &lt...

`timescale 1ns/1ns module JC_counter( input clk , input rst_n, output reg [3:0] Q ); always@(posedge clk, negedge rst_n) begin if(rst_n==1'b0) Q <= 4'd0; else Q <= {~Q[0],Q[3:1]}; end endmodule

`timescale 1ns/1ns module ram_mod( input clk, input rst_n, input write_en, input [7:0]write_addr, input [3:0]write_data, input read_en, input [7:0]read_addr, output reg [3:0]read_data ); reg [3:0] ram [0:7]; integer i; always@(posedge clk,negedge rst_n) begin if(rst_n==1'b0) begin for(i=0;i<=7;i=...

`timescale 1ns/1ns module RAM_1port( input clk, input rst, input enb, input [6:0]addr, input [3:0]w_data, output wire [3:0]r_data ); //*************code***********// reg [3:0] ram [0:127]; integer i; always@(posedge clk,negedge rst) begin if(rst==1'b0) begin for(i=0;i<=127;i=i+1) ram[i] <= 0; ...

`timescale 1ns/1ns module det_moore( input clk , input rst_n , input din , output reg Y ); reg [2:0] cstate, nstate; always@(posedge clk, negedge rst_n) begin if(rst_n == 1'b0) cstate <= 3'b000; else cstate <= nstate; end always@(*) begin if(rst_n == 1'b0) nstate <= 3'b000; case(cstate) 3'b...

`timescale 1ns/1ns module add_4( input [3:0] A , input [3:0] B , input Ci , output wire [3:0] S , output wire Co ); wire c_temp[2:0]; add_full i1(.A(A[0]),.B(B[0]),.Ci(Ci),.S(S[0]),.Co(c_temp[0])); add_full i2(.A(A[1]),.B(B[1]),.Ci(c_temp[0]),.S(S[1]),.Co(c_temp[1])); add_full i3(.A(A[2]),.B(B[2]),....