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2023-03-12 09:04

上海科技大学集成电路IC设计

题解 | #全加器#

`timescale 1ns/1ns module add_half( input A , input B , output wire S , output wire C ); assign S = A ^ B; assign C = A & B; endmodule /***************************************************************/ module add_full( input A , input B , input Ci , output wire S , output wire Co ); wire s_temp,c_tem...

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2023-03-12 08:50

上海科技大学集成电路IC设计

题解 | #并串转换#

`timescale 1ns/1ns module huawei5( input wire clk , input wire rst , input wire [3:0]d , output wire valid_in , output wire dout ); //*************code***********// reg [3:0] r_d,cnt; reg r_valid_in,r_dout; always@(posedge clk,negedge rst) begin if(rst==1'b0) r_d <= 0; else if(cnt == 3) r_d <=...

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2023-03-07 20:46

上海科技大学集成电路IC设计

题解 | #无占空比要去的奇数分频#

`timescale 1ns/1ns module odd_div ( input wire rst , input wire clk_in, output wire clk_out5 ); //*************code***********// reg [2:0] cnt; reg clk1,clk2; always@(posedge clk_in,negedge rst) begin if(rst == 1'b0) begin cnt <= 0; end else if(cnt == 5-1) begin cnt <= 0; end else cnt <= cn...

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2023-03-07 16:14

上海科技大学集成电路IC设计

题解 | #优先编码器Ⅰ#

`timescale 1ns/1ns module encoder_83( input [7:0] I , input EI , output reg [2:0] Y , output reg GS , output reg EO ); always@(*)(1444584) begin casez({EI,I}) 9'b0_????_????: {GS,Y,EO}=5'b0_0000; 9'b1_0000_0000: {GS,Y,EO}=5'b0_0001; 9'b1_1???_????: {GS,Y,EO}=5'b1_1110; 9'b1_01??_????: {GS,Y,EO}=5'b1...

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2023-03-07 15:39

上海科技大学集成电路IC设计

题解 | #根据状态转移图实现时序电路#

`timescale 1ns/1ns module seq_circuit( input C , input clk , input rst_n, output wire Y ); reg [1:0] cstate,nstate; always@(posedge clk, negedge rst_n) begin if(rst_n == 1'b0) cstate <=2'b00; else cstate <= nstate; end always@(*)(1444584) begin case(cstate) 2'b00: begin if(C == 1'b0) nstate = ...

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2023-03-04 00:00

上海科技大学集成电路IC设计

题解 | #根据状态转移表实现时序电路#

`timescale 1ns/1ns module seq_circuit( input A , input clk , input rst_n, output wire Y ); reg [1:0] cstate,nstate; always @ (posedge clk,negedge rst_n) begin if(rst_n == 1'b0) cstate <= 2'b00; else cstate <= nstate; end always @ (*) begin case(cstate) 2'b00: begin if(A==1'b0) nstate <= 2'b...

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2023-03-03 23:44

上海科技大学集成电路IC设计

题解 | #ROM的简单实现#

`timescale 1ns/1ns module rom( input clk, input rst_n, input [7:0]addr, output [3:0]data ); reg [4:0] rom [7:0];//注意前面是位宽，后面是深度，不要搞反 always@(posedge clk,negedge rst_n) begin if(rst_n == 1'b0) begin rom[0] <= 0 ; rom[1] <= 2 ; rom[2] <= 4 ; rom[3] <= 6 ; rom[4] <= 8 ; rom[5] <= 10 ;...

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2023-03-03 23:10

上海科技大学集成电路IC设计

题解 | #边沿检测#

`timescale 1ns/1ns module edge_detect( input clk, input rst_n, input a, output reg rise, output reg down ); reg [1:0] r_a; //wire pos_a , neg_a; always@(posedge clk,negedge rst_n) begin if(rst_n==1'b0) r_a <= 2'b00; else r_a <= {r_a[0],a}; end //以下两段代码无法处理初始阶段不定态r_a==x和中间a=x /* always@(posedge...

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2023-03-03 22:02

上海科技大学集成电路IC设计

题解 | #优先编码器电路①#

`timescale 1ns/1ns module encoder_0( input [8:0] I_n , output reg [3:0] Y_n ); always@(*)(1444584) begin if(&I_n == 1'b1) Y_n = 4'b1111; else if(I_n[8] == 1'b0) Y_n = 4'b0110; else if(I_n[8:7] == 2'b10) Y_n = 4'b0111; else if(I_n[8:6] == 3'b110) Y_n = 4'b1000; else if(I_n[8:5] == 4'b1110) Y_n = 4'b1...

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