verilog写题笔记6------- #多功能数据处理器#

`timescale 1ns/1ns
module data_select(
	input clk,
	input rst_n,
	input signed[7:0]a,
	input signed[7:0]b,
	input [1:0]select,
	output reg signed [8:0]c   //存在加法运算，输出位数多一位
);
    
    
always@(posedge clk or negedge rst_n)
	if(rst_n == 1'b0)        //复位操作
		c <= 9'd0;
	else case(select)       //不同的case代表不同的操作
		2'd0:begin
			c <= a;
			end
		2'd1:begin
			c <= b;
			end
		2'd2:begin
			c <= a+b;
			end
		2'd3:begin
			c <= a-b;
			end
		default:begin          //case最后加default是良好的习惯
			c <= 9'd0;
			end
		endcase
endmodule