`timescale 1ns/1ns /**********************************RAM************************************/ module dual_port_RAM #(parameter DEPTH = 16, parameter WIDTH = 8)( input wclk ,input wenc ,input [$clog2(DEPTH)-1:0] waddr //深度对2取对数，得到地址的位宽。 ,input [WIDTH-1:0] wdata //数据写入 ,input rclk ,input renc ,input ...

`timescale 1ns/1ns module ram_mod( input clk, input rst_n, input write_en, input [7:0]write_addr, input [3:0]write_data, input read_en, input [7:0]read_addr, output reg [3:0]read_data ); reg [3:0] mem [7:0]; integer i; always@(*) if(!rst_n)begin read_data <= 4'd0; for (i = 0; i < (2**3) ;i = i...

`timescale 1ns/1ns module odd_div ( input wire rst , input wire clk_in, output wire clk_out5 ); //*************code***********// reg [2:0] cnt; always@(posedge clk_in or negedge rst) if(!rst) cnt <= 3'd0; else if(cnt >= 3'd4) cnt <= 3'd0; else cnt <= cnt + 1'b1; assign clk_out5 = ((cnt==...

`timescale 1ns/1ns module even_div ( input wire rst , input wire clk_in, output wire clk_out2, output wire clk_out4, output wire clk_out8 ); //*************code***********// // reg [2:0] cnt; // always@(posedge clk_in or negedge rst) // if(!rst) // cnt <= 3'b111; // else // cnt <= cnt + 1'b1; ...

`timescale 1ns/1ns module gray_counter( input clk, input rst_n, output reg [3:0] gray_out ); reg [3:0] cnt; always@(posedge clk or negedge rst_n) if(!rst_n)begin cnt <= 4'd0; end else if(flag)begin if(cnt >= 4'd15) cnt <= 4'd0; else cnt <= cnt + 1'd1; end reg [1:0] flag; always@(posedge ...

`timescale 1ns/1ns module gray_counter( input clk, input rst_n, output reg [3:0] gray_out ); reg [3:0] cnt; always@(posedge clk or negedge rst_n) if(!rst_n)begin cnt <= 4'd0; end else if(flag)begin if(cnt >= 4'd15) cnt <= 4'd0; else cnt <= cnt + 1'd1; end reg [1:0] flag; always@(posedge ...

`timescale 1ns/1ns module sequence_detect( input clk, input rst_n, input a, output reg match ); reg [7:0] sq; always@(posedge clk or negedge rst_n) if(!rst_n) sq <= 8'd0; else sq <= {a,sq[7:1]}; always@(posedge clk or negedge rst_n) if(!rst_n) match <= 1'b0; else if(sq == 8'b10001110) match...

`timescale 1ns/1ns module sequence_detect( input clk, input rst_n, input data, input data_valid, output reg match ); reg [3:0] sq,sq_r; always@(posedge clk or negedge rst_n) if(!rst_n) sq_r <= 4'd0; else if(data_valid) sq_r <= {data,sq_r[3:1]}; else sq_r <= sq_r; always@(posedge clk or nege...

`timescale 1ns/1ps module testbench_top(); //////////////////////////////////////////////////////////// //设置时钟周期 `define CLK_PERIOD_100M 10 //定义参数 //////////////////////////////////////////////////////////// //声明接口 reg clk; reg rst_n; reg valid_a; reg data_a; wire ready_a; wire valid_b; wire [5:0] d...

`timescale 1ns/1ns module sequence_detect( input clk, input rst_n, input data, output reg match, output reg not_match ); reg [5:0] line;//sequence always@(*) if(!rst_n) begin line <= 6'd0; end else begin case(cnt) 3'd0:line[0] = data; 3'd1:line[1] = data; 3'd2:line[2] = data; 3'd3:line[3] = data;...

`timescale 1ns/1ns module sequence_detect( input clk, input rst_n, input a, output reg match ); reg [8:0] line; always@(posedge clk or negedge rst_n) if(!rst_n) begin line <= 9'd0; end else begin line <= {a,line[8:1]}; end always@(posedge clk or negedge rst_n)begin if(!rst_n) begin match <=...

`timescale 1ns/1ns module data_cal( input clk, input rst, input [15:0]d, input [1:0]sel, output [4:0]out, output validout ); //*************code***********// reg [15:0] in_reg; reg [4:0] out_reg; // 有效数据保持 always@(posedge clk or negedge rst) if(!rst) in_reg <= 5'd0; else if(sel == 2'b00) in_reg &...