Verilog小白求助

想问问各位佬单时钟加减计数器这段代码怎么改啊
要求是用Verilog语言设计一个单时钟双向4位计数器(CLK为计数时钟信号,U_D计数方向控制信号,RST_n为电平有效的复位信号,除了以上信号外不得增加其他输入信号,Q为计数输出);程序烧录之后可以在小脚丫板上通过按键产生输入脉冲,通过数码管显示计数结果。 #视觉/交互/设计百问百答# #Verilog刷题记录# #通信工程# #牛客创作赏金赛#
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群星之怒:不是哥们,你就不好奇瘫痪三十年的老植物人是啥样的吗?
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05-07 17:58
门头沟学院 Java
wuwuwuoow:1.简历字体有些怪怪的,用啥写的? 2.Redis 一主二从为什么能解决双写一致性? 3.乐观锁指的是 SQL 层面的库存判断?比如 stock > 0。个人认为这种不算乐观锁,更像是乐观锁的思想,写 SQL 避免不了悲观锁的 4.奖项证书如果不是 ACM,说实话没什么必要写 5.逻辑过期时间为什么能解决缓存击穿问题?逻辑过期指的是什么 其实也没什么多大要改的。海投吧
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