Verilog小白求助

想问问各位佬单时钟加减计数器这段代码怎么改啊
要求是用Verilog语言设计一个单时钟双向4位计数器（CLK为计数时钟信号，U_D计数方向控制信号，RST_n为电平有效的复位信号，除了以上信号外不得增加其他输入信号，Q为计数输出）；程序烧录之后可以在小脚丫板上通过按键产生输入脉冲，通过数码管显示计数结果。 #视觉/交互/设计百问百答# #Verilog刷题记录# #通信工程# #牛客创作赏金赛#
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