Verilog刷题记录

`timescale 1ns/1ns module sequence_detect( input clk, input rst_n, input a, output reg match ); reg [8:0] a_temp; always @ (posedge clk or negedge rst_n) begin if(~rst_n) begin a_temp<=9'b0; end else begin a_temp<={a_temp[7:0],a}; end end always @ (posedge clk or negedge rst_n)...