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2021届[芯片设计&FPGA岗位面经] 总结合集

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四不像wjj
编辑于 2021-01-20 16:01:05 APP内打开
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vivo提前批[芯片设计岗位面经]

  • 一面技术面

    面试环节,面试内容主要包括2个部分:

  • 第一方面
    主要是:项目上的细节,自己所负责的部分以及自己所用FPGA的结构相关问题,举几个小问题:spi总共有哪几种模式,uart是怎么设置的,用的FPGA是什么型号,是否使用了FIFO,FIFO是同步时钟还是异步时钟,CLB的结构构成(问的LE,但是我说我用的xilinx家的,所以说了CLB的构成).

  • 第二方面
    主要是:基础知识。这方面问题问的相对而言比较多。

  • SRAM本来为256* 8bit,拆分为两个128 *8bit的SRAM,其功耗该如何变化,为什么?

  • FIFO结构中,本来由双端口RAM实现,但是如果用单端口的RAM该如何进行实现?

  • setup time和hold time与什么有关,出现了时序违规怎么解决,hold time与时钟有关吗?

  • 跨时钟域:FIFO中跨时钟域应该注意什么问题,脉冲信号跨时钟域的问题?

  • always列表中敏感列表中未包括完整的话会出现什么问题?

  • 状态机有哪几种?区别在哪?

  • 是否从事过ASIC设计,是否了解其设计流程?

  • 在ASIC设计中,如何保证RTL级设计与网表对应?

汇顶提前批[FPGA设计岗位面经]

汇顶在正式面试前,有个简历初筛,进行了半个小时的电话面试,后面收到了正式的视频面的短信。
汇顶有三次面试,一面技术面,二面hr面,三面综合面,都是在一个上午面完的,面了一上午。

电话面试

    电话面试主要也是问的技术相关。
    首先让进行了自我介绍。然后让简单介绍自己的项目,主要的框架和结构都让详细的说明,然后主要就是面试官进行提问。
    项目上的问题问的比较多,具体的不多说。
    其他知识问到的有:
    1、FIFO的满空信号分别是在哪个时钟域产生的。
    2、项目中有没有遇到什么时序问题,怎么解决的。
    3、跨时钟域怎么处理,数据跨时钟域以及单bit信号的跨时钟域。
    4、差分信号的优点以及如何处理(我项目中有涉及差分信号)
    5、同步复位和异步复位的优缺点。
    6、了不了解高速接口的相关协议等等.

一面技术面

  主要是问的简历上的问题,其他知识问几乎没怎么问。
    主要问了:
    1、用的什么板子,什么仿真软件。
    2、uart用的多少波特率,时序。
    3、时序怎么约的,时序问题怎么解决的。
    4、系统中的采样率,时钟,带宽。
    5、有没有用过fifo,怎么用的。
    6、怎么测量信号的质量的,用什么测的,怎么测的。
    7、有没有做过input delay或者output delay。

三面综合面

综合面啥都问,感觉像是两个大佬,技术和其他方面都聊,都问,项目方面也问的很多。
有几个不一样的问题:
1、谈谈中美关系。。。
2、工作中的创新点,相比其他产品,特点,优势。。。
3、本专业的学习上兴趣爱好在哪一方面

中兴提前批

面试形式:三面一。

只问了项目,能记得的问题有:

面试官一:

1、自我介绍以及介绍一下项目情况。

2、使用的FPGA的板子,以及资源的占用情况。

3、问了某一个模块具体是怎么实现的,没让写代码,但是让详细描述了思路,以及端口,项目某一模块实现的具体的原理

4、有没有使用乘法器,使用了多少个,为什么这么多个数目

5、FIR滤波器的使用,怎么实现的,实现完数据输出多少位,要取几位用的话怎么截取

6、项目中有没有FIFO的使用以及读写怎么控制的

7、时序怎么约束的,记不记得异步时序约束的具体命令

8、项目中的时序问题怎么解决的

9、lte帧结构

10、ifft的IP核的使用,IQ数据怎么送进IP核的,使用的什么结构,有没有scaled等等,这个扣得很仔细

11、送进ifttt IP核的数据点是多少个,有用的数据个数是多少,怎么分布的。

12、插cp怎么做的

12、项目中用了几个时钟

面试官二:

1、你和别人一起完成的项目,是怎么确保自己做的模块的可用性以及正确性

2、FPGA外围电路以及架构

3、有没有用示波器调试过电路

4、怎么对自己做的东西进行测试的

5、你做的东西有没有和市场上其他的产品或者设计进行过比较,优势在哪

6、所做项目是给另外一个项目使用的还是单独就是一个项目

7、项目所做东西的使用场景是什么

9、DAC芯片的工作原理(又一脸懵逼)

10、参加过竞赛没?论文有没有

11、薪资多少,6级成绩?

12、通信协议那么复杂你是怎么看的,怎么确保自己看的是正确的

13、平时遇到问题如何解决,逛什么论坛等等

oppo提前批[芯片设计工程师]

无笔试,之前面试的几家公司只有vivo是有笔试的,其他都没有笔试,oppo面试一对一,面试30分钟左右。

1、一面

oppo面试也是主要问项目

问到的有:

1、简单自我介绍一下自己的项目,然后让仔细的说了其中几个模块是怎么实现的

2、FPGA怎么供时钟的,and why?

3、FIFO的设计,FIFO设计时应该注意哪些?

4、FIFO在设计时,对读写时钟有没有要求,需不需要要求读写时钟不能差距过大?

5、FPGA约束,涉及到哪些约束

6、RAM按端口分有哪些种类

7、时序问题如何解决

8、跨时钟域的处理,并举出项目中的例子

9、怎么确保自己所调试的模块是没问题的

10、项目是在怎么形成的,指标对比

11、项目中最困难的模块

12、除了所做项目,有没有调试过其他项目

13、最大的优缺点,并举例子

2、二面

二面主要也没问什么技术问题,主要还是问项目构成,具体模块的编写,调试,IC的设计流程是否了解(从前端到后端),以及和FPGA设计的区别,时序约束的学习过程,时序怎么约束,时序约束的作用,代码编写验证以及上板调试验证。

2021届武汉Synopsys 新思科技[ASIC设计岗位面经]

一面电话面

主要问题有:

1、SPI的工作模式有几种,分别是什么样子的。

2、时序问题的解决。当时面试官补充了ASIC设计中是如何解决的。

3、M序列多少阶的以及一些具体信息。

4、CORDIC算法

5、跨时钟域问题,反馈握手法相关问题。


二面:

1、首先是简单介绍了一下项目,框架组成,每个模块实现的功能,针对项目也问了一些问题。

2、FIFO深度的考虑与哪些因素有关系。然后给了一道题,让算FIFO深度,还比较简单,基础题:突发长度burst length = 80; 写时钟fwr = 40MHz,读时钟frd = 30MHz,计算FIFO深度。

3、设计中clock tree的考虑,怎么设计时钟树的

4、clock uncertainty怎么考虑和设计的,对时序分析的影响是什么样子的。

5、时序问题怎么解决的,我说了一些,面试官觉得太宽泛,让我结合项目举出一些具体的例子,时序问题是怎么解决的。

6、DAC你是怎么选取的,需要考虑哪些因素。

7、SPI有几种工作模式,你用的SPI是哪种。

8、你项目中UART模块怎么写的。

9、撕一下代码:写一个同步FIFO并进行说明。然后根据我写的代码又问了一个问题:

always@(mem) mem[addr] <= data; always@(data) mem[addr] <= data; always@(*) mem[addr] <= data; always@(mem[addr],data) mem[addr] <= data;

上述代码哪些是正确的。

10、复位有哪两种,各自的优缺点,你用的是什么。

11、异步FIFO设计的关键点。

12、黑板上给了两道题,让我去分析一下:
题1:跨时钟域是否正确?

13、FPGA debug问题:一个大项目由很多模块构成,如何快速找到有问题的模块。

14、fork join;task function;case casez casex用法;

15、复位问题

16、(项目)FIR和IIR的问题,结构的区别,哪个稳定,哪个存在不稳定的问题,滤波器的分类

17、板极调试,ILA

18、如何确保verilog仿真的正确性,matlab对照;如何验证输出结果的正确性以及系统性能如何测试

19、FMC接口什么样的
20、还会其他什么语言吗?

21、又做题:若两个时钟clk1和clk2,clk2 = ~clk1,分析两个时钟之间的时序,setup time和hold time会怎么变化



10.13

今天新思科技终面,两个小时的英文面试。面试官人很好,虽然有些听不明白,但是面试官会说的慢一些,或者直接写下来,再一次感受到语言的匮乏。

主要还是让画图,然后说明解释,接着又是做题,直接发了一个文档给我,做了一个多小时的题目。
给了电路让描述实现了什么功能,问题不难,就是听不明白。
1、 function of this circuit



2、改变上述电路实现falling edge ,falling edge ,并写出verilog code。
3、clock gating的电路图,并解释。
4、Please describe how to implement a proper reset strategy with asynchronous reset inputs, and why you chose this method. Draw a circuit to illustrate this.
5、What is the reset recovery time of a flop?
6、Assuming that data needs to cross from one clock domain to another, when would you use a synchronizer and when would you use a FIFO?
相位差为1时,FIFO深度?

另外一些电话面试的零散问题
1、设置output delay对整个设计的综合有什么影响。。。。。
2、对于多bit的总线数据,怎么进行跨时钟域,多bit的数据跨时钟域除了FIFO还有什么方法吗?
3、uart的工作模式,以及时序是什么样子的。
4、spi你写的时候时候用的状态机用的几个状态,每个状态的跳转条件是什么?



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