这算是我认为最标准的设计了，先设计单独的t触发器，然后通过例化的方式串起来。 注意哦 output reg q 改成output wireq 。这是因为连线 都要用wire 型 `timescale 1ns/1ns module Tff_2 ( input wire data, clk, rst, output wire q ); //*************code***********// wire q1; TFF TFF_inst1( .data (data), .clk (clk), .rst ...