题解 | #异步复位的串联T触发器#

`timescale 1ns/1ns
module Tff_2 (
input wire data, clk, rst,
output reg q  
);
//*************code***********//
    reg ndata;
    always @(posedge clk or negedge rst) begin
        if (!rst) ndata <= 0;
        else if (data) ndata <= ~ndata;
		else ndata <= ndata;
    end

    always @(posedge clk or negedge rst) begin
        if (!rst) q <= 0;
        else if (ndata) q <= ~q;
		else q <= q;
    end
//*************code***********//
endmodule