2025 Day 13 【Verilog进阶挑战-02时序逻辑 LV1~3】
完成项目:
Day 13完成: LV29 信号发生器、LV30 数据串转并电路、LV31 数据累加输出
Day 13学习: 时序控制-valid/data_out与counter之间的对应关係(counter (1) 0->N-1, (2) 0-> N, 1->N的差别: (1)要在0的下一个cycle重置output、(2)要在N的下一个cycle重置output,但两者皆于N-1的下一个cycle拉高valid)
(LV29的题目应该更详细,否则只会是不断试错浪费时间...。即使提前知道了3种波形的period和amplitude大小,仍然没注意到题目的隐性条件:从方波变锯齿波需要归0、从锯齿波/方波变三角波不用归0,而是预设counter先往下数到0再开始往上数。今日也在完成题目后尝试其他解法,故提交次数较高)
Day 13完成: LV29 信号发生器、LV30 数据串转并电路、LV31 数据累加输出
Day 13学习: 时序控制-valid/data_out与counter之间的对应关係(counter (1) 0->N-1, (2) 0-> N, 1->N的差别: (1)要在0的下一个cycle重置output、(2)要在N的下一个cycle重置output,但两者皆于N-1的下一个cycle拉高valid)
(LV29的题目应该更详细,否则只会是不断试错浪费时间...。即使提前知道了3种波形的period和amplitude大小,仍然没注意到题目的隐性条件:从方波变锯齿波需要归0、从锯齿波/方波变三角波不用归0,而是预设counter先往下数到0再开始往上数。今日也在完成题目后尝试其他解法,故提交次数较高)
2025-02-15
在牛客打卡15天,今天学习:代码提交 52 次
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2025-12-16 11:19
门头沟学院 后端工程师 点赞 评论 收藏
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01-06 16:32
广东科技学院 软件测试
哞客37422655...:兄弟别慌!💪 民办本找实习确实难点,但不是没机会。100+简历才2个面试,可能简历需要优化下:
项目经历写具体点,突出测试用例、bug数量等
技能栏把测试工具/方法论写清楚
可以考虑降低预期,先进小厂积累经验
测试岗相对好进,坚持投!现在才半个月,有人投3个月才上岸的😭 加油,offer在路上了🚀 点赞 评论 收藏
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