之前看达尔文求职系列学习过，所以自己还是写出来了。   但是一开始忘了data_in_reg <= data_in ? (~data_in_reg) : data_in_reg;   注意点1：data_in_reg <= data_in ? (~data_in_reg) : data_in_reg;把脉冲信号变成沿信号。   注意点2：打三拍才可以，data_slow1 刚同步过来，直接做assign dataout = data_slow2 ^ data_slow3;可能结果不稳定   注意点3：需要通过assign进行dataout赋值。  借用题解讨论区图片：因为使用了as...

参考题解区答案：   通过解法1：我感觉ram初始化不是很对，但是通过了   疑问1：只对ram的地址0进行清零。ram1[0] = 4'b0，也通过？   疑问2：为什么genvar 模块初始化报错？always块中不能使用genvar。可以使用for循环，是可以赋值同样的电路   疑问3：注意这里深度为8，应该是使用[7:0]，而不是[2:0]？周周解答:Verilog的语法规定，如reg [2:0]a[7:0]的声明，对于a的访问访问只能是：a[0]-a[7]，不存在a[8]或以上。   注意1：读写操作可以同时进行，当同一个时刻且读写地址相同时，读数据就会是写操作之前的数值，之后该地址...

参考该题题解区：画的真好，结构清晰明了多bit MUX同步器_牛客题霸_牛客网 (nowcoder.com)         正确代码：   注意点1：主要是将data_en使能信号先进行reg保存，再打两拍进行跨时钟域传输   注意点2：areg_data <= ~data_en ? data_in : areg_data;是错误的，直接areg_data <= data_in;即可。   `timescale 1ns/1ns module mux( input  clk_a ,  input  clk_b , &nbs...

解法1，更统一的代码风格:  match <= data_valid && ({seq[2:0], data} == t_seq);  这样判断和时钟分频等代码风格统一： `timescale 1ns/1ns module sequence_detect( input clk, input rst_n, input data, input data_valid, output reg match ); parameter t_seq = 4'b0110; reg [3:0] seq; //移位模块 always @ (posedge clk, negedge rst_n)...

更加简洁的写法2：  clk1 <= (cnt1 == (dividor - 1)>>1 || (cnt1 == dividor-1)) ? ~clk1 : clk1;   `timescale 1ns/1ns module odo_div_or ( input wire rst , input wire clk_in, output wire clk_out7 ); //*************code***********// parameter dividor = 3'd7; reg [$clog2(dividor):0] cnt1; reg clk1, clk2; ...

更新了计数器cnt模块，可以更简洁： 计数模块，计数到dividor-1归0，因为整个电路并行执行，复位后cnt为0， 第一个时钟上升沿到来时，cnt为0，整个电路同时工作；所以cnt为0时整个电路已经一起工作过一次。 还有个问题理解地更清楚了，就是cnt模块，根据参考的仿真图：  下降沿的cnt==2比上升沿快半个周期，是合理的。但是整个5分频是在周期中间。  `timescale 1ns/1ns module clk_divider #(parameter dividor = 5) ( input clk_in, input rst_n, output clk_out ); reg [$c...

单纯地按照参考答案走一遍流程： cnt计数模块可以改进，计数到15自动进位溢出，不需要手动清零。 `timescale 1ns/1ns module width_24to128( input clk , input rst_n , input valid_in , input [23:0] data_in , output reg valid_out , output reg [127:0] data_out ); reg [3:0] cnt; always@(posedge clk or negedge rst_n) begin if(!rst_n) cnt <= 0; else cn...

学习的牛客博客的解法：就是当前一个时钟就能检测到seq的match `timescale 1ns/1ns module sequence_detect( input clk, input rst_n, input data, input data_valid, output reg match ); reg [3:0] seq; //移位模块 always @ (posedge clk, negedge rst_n) begin if(!rst_n) begin seq <= 4'h0; end else if(data_valid) begin seq <= {seq[2:0],...

参考答案简化版 使用了genvar， `timescale 1ns/1ns module huawei8//四位超前进位加法器 ( input wire [3:0]A, input wire [3:0]B, output wire [4:0]OUT ); //*************code***********// wire [3:0] G, P, F; wire [4:1] C; Add1 a1(.a(A[0]), .b(B[0]), .C_in(1'b0), .f(F[0]), .g(G[0]), .p(P[0])); genvar i; generate for(i=1; i &lt...

因为是1/4分频，1/4占空比，所以直接在某一个周期亮起就ok了 `timescale 1ns/1ns module huawei7( input wire clk , input wire rst , output reg clk_out ); //*************code***********// parameter [1:0] s0 = 2'b00, s1 = 2'b01, s2 = 2'b10, s3 = 2'b11; reg [1:0] state, next_state; always @ (posedge clk, negedge rst) begin if(!rst)...

因为牛客网标准答案中2个DFF的驱动时钟搞反了。以下能通过 `timescale 1ns/1ns module huawei6( input wire clk0 , input wire clk1 , input wire rst , input wire sel , output reg clk_out ); //*************code***********// reg sel1, sel0; always @ (negedge clk0, negedge rst) begin if(!rst) sel1 <= 0; else sel1 <= sel & ~s...

直接左移好像也可以通过啊？data <= data << 1;//左移 `timescale 1ns/1ns module huawei5( input wire clk , input wire rst , input wire [3:0]d , output wire valid_in , output wire dout ); //*************code***********// reg [3:0] data = 4'd0; reg [1:0] cnt; reg valid; assign dout = data[3]; assign valid_in = ...

2022-05-05:发现同步FIFO判断空满要考虑的情况很多，还是有点复杂的，通过计数器cnt计数最为简单。 `timescale 1ns/1ns /**********************************RAM************************************/ module dual_port_RAM #(parameter DEPTH = 16, parameter WIDTH = 8)( input wclk ,input wenc ,input [$clog2(DEPTH)-1:0] waddr //深度对2取对数，得到地址的位宽。 ,input ...

正确代码3：使用套圈判断，但是需要考虑的更全面 参考：https://blog.nowcoder.net/n/d5411484475d4c5c84ce711a6d668f7d?f=comment 待完成。 正确代码1：使用套圈判断是否空满；waddr和raddr为$clog2(DEPTH), 地址指针waddr和raddr比实际地址多一位，最高位用来指示套圈情况。 相等时为空，waddr比raddr大DEPTH时为满。cnt模块没用到，也可以通过cnt计数判断空满啊 参考：https://blog.nowcoder.net/n/1e420b4bc0f8426eb4ee0b844f0aca35?...