正确解法：使用一个计数器cnt1，当计数器计数到(n-1)/2=2和(n-1)=4时，发生跳变（即取反）。  思考，这和常规的不太一样，为什么不能在0和(n-1)/2之间进行计数跳变呢?防止不稳定吗  `timescale 1ns/1ns module clk_divider #(parameter dividor = 5) ( input clk_in, input rst_n, output clk_out ); reg [$clog2(dividor):0] cnt1; reg clk1, clk2; always @ (posedge clk_in, negedge rst_n) be...

关于波形读有个问题： 如果同步释放代码这样写  //异步复位,同步释放 always @(posedge clk, negedge rst_n) begin if(!rst_n) begin rstn_reg <= 1'b0; rstn_reg_1 <= 1'b0; end else begin rstn_reg <= 1'b1; rstn_reg_1 <= rstn_reg; end end  在波形图 红色方框处是不是输出dout <= d 等于1 啊 所以同步释放应该这样写  //异步复位,同步释放 always @(posedge clk, negedge...

RTL `timescale 1ns/1ns module RTL( input clk, input rst_n, input data_in, output reg data_out ); reg dff1; always @ (posedge clk, negedge rst_n) begin if(!rst_n) dff1 <= 1'b0; else dff1 <= data_in; end always @ (posedge clk, negedge rst_n) begin if(!rst_n) data_out <= 1'b0; else data_out &l...