芯原数字IC设计二面面经

发面经攒人品。面试一共三轮，每一轮都有一个不同的面试官，一轮大概30分钟。然后每个面试官都需要重新介绍一遍项目。第一个感觉比较资深，问的也挺深入的，重点问了低功耗设计和rtl综合的flow，感觉他对于中后端比较熟悉，所以就问了很多综合的方法和技巧，包括时钟树，时钟域划分。由于我做的是架构建模比较多，asic前端设计没怎么用到多时钟域，电路级别低功耗做的也比较少，所以感觉答的一般。第二个就问的比较简单，也问了基本的时序分析方法，没到30分钟就结束了。第三个就比较友善，主要是我在介绍自己项目，面试官也是按照我介绍的方向提问的，基本都能handle。 感觉面的一般 。睡觉时间开始面试是真的难绷，真的...

9.3下午一面，是雷达的信号处理部门面我通信的。然后我提前进去了，面试官也说提前开始。这家比较中规中矩，就是自我介绍，项目介绍，问项目的简单细节。面试官人还挺好的，也是做FPGA的所以我说的难点她也能get到。并且说你有什么想问的都可以问，什么想要求的都可以提，然后就简单反问base地，以及期望薪资。IC #26秋招

投递的上海base的ASIC设计8.4 投递8.12 测评邀请8.15 电话邀请面试8.19 一面，用的兆芯自己的网页视频面试，面试官让挑一个最熟悉的项目介绍，介绍完再让详细介绍其中一个模块，然后比较深入地拷打提问，光项目就问了40分钟左右。最后三分钟简单问了一下八股，让结合项目介绍一下跨时钟域和低功耗设计。最后反问没啥营养，虽然强度不大，但是感觉反而一般，面试官感觉是不是连着面，不太像有精神的样子8.20 好家伙，流程最快的一家，第二天电话通知二面8.25 二面应该是主管面，特意问了一面没有来得及介绍的项目，整体40分钟左右，八股是时序分析题8.27 电话约hr面，说是二十分钟左右

是我炸了，华为电源笔试，9月3号，对，就是今晚上，二十分钟，做完之后脑子嗡嗡的，我一个能动的去做硬件确实有点基础薄弱，太难了。虽然我大概也知道里面有些问的时候三极管这些基础题，但是我确实忘了。还是准备好我的结构叭，当初把硬件作为毕业课题真的想抽自己，把毕业论文这坨屎写完能毕业就行叭，唉，累了