FPGA实习简历求指导

我是独立硬件工程师，专注FPGA/Verilog RTL设计与仿真验证。可承接范围：BiSS-C / SPI / AXI等协议RTL实现EDA仿真验证（Icarus Verilog / ModelSim）时序分析、波形报告输出ZYNQ平台逻辑设计已完成项目：BiSS-C 2000Hz编码器解析，500us精准采集，仿真验证通过。远程交付，有GitHub案例可查看。接单请私信。本人是一名深耕集成电路架构与验证的独立研究员，专注于3D堆叠硬件安全架构及物理层逻辑锁定技术。精通 Verilog HDL 语言，拥有丰富的 RTL 级电路设计、功能仿真及验证经验。熟练使用 Icarus Verilog 12.0 与 EDA Playground 等主流工具进行全流程验证，曾实现多层堆叠结构下逻辑锁 100% 的测试用例通过率。项目名称：FanChaKou（反插口）芯片设计功能仿真验证突破​该项目是我近期独立完成的“0到1”技术里程碑。项目核心在于构建一套高可靠性的硬件安全逻辑锁定机制，通过三层堆叠架构实现物理层的权限控制。在实施过程中，我独立完成了全套 RTL 代码编写与功能仿真，利用 Icarus Verilog 成功通过了 35 个关键测试用例。该项目不仅论证了物理逻辑锁在 3D 芯片中的可行性，其架构标准已在 GitHub 维护并具备极高的商业投资与技术落地价值。

3.27申请4.15笔试+测评4.22技术+主管面4.23入池

有过gap，然后提交了说明，但至今没有后续

本人很菜，只做了100%+15%+2%，但是还是想吐槽一下糟糕的笔试体验，仅代表个人感受：1.不给用vs，而且我vscode没提前装好cpp环境，所以笔试的时候用的是官方提供的ide。无高亮，字小，无快捷输入，比DevC++还难用。2.题目描述不清楚，第一题说的访问新页面，刚读题不懂指的是首次访问的全新页面还是最新访问的页面（无论新旧），看了用例才看懂；第二题说有边连接，但没说清楚怎么判定父子关系，我还以为一对输入的第一个数表示父，第二个表示子，结果看了用例2说节点4无子节点给我看懵了，然后也是硬看了十多分钟才看明白😅也可能是我语文太差了3.题难，对我这种菜鸡不友好😡