#fpga 1. ic设计中异步fifo的设计逻辑 由哪几部分组成2. 异步fifo快写慢读 格雷码采样会出现比较大的延迟 这个情况会影响到fifo逻辑功能吗 如何解释3. 现在异步fifo超快写慢读（100倍差距） 这个时候fifo的逻辑功能会不会受到影响4. 你了解AXI总线吗 如何理解AXI4中ordering5. 了解AHB吗6. FPGA中XDC文件会在综合中起到什么作用7. FPGA中你了解的时序约束方式 时序同步方式8. 用ila探针抓取信号 信号名写错了 没有时间再次综合 如何避免再次综合但抓到对的信号9. CPU的架构你了解什么 CPU在读取指令的时候要经过怎样的流程 如何提高读取效率10. 嵌入式开发中 如何对某个地址进行读写操作11. 我看你简历上写了解python python里的数组和C的数组有什么区别

各位大佬们给给意见，楼主西安人，到目前为止这三个offer，不知道怎么选择，这三个公司网上信息很少，有大佬能给给意见吗？或者评价评价这几个企业，万分感激！！！

依然平平无奇的起床，在公司食堂吃完早餐后，回到工位开始工作…1、上午9点-12点：打开电脑，今天还是需要跑板子进行code调试，这个bug已经卡好几天了：自从将加速器的dma输出地址换为DDR后，我一直打印不到加速器的dma输出数据。后边求助导师后，才发现不能在dsp侧打印ddr的输出数据（代码架构为加速器代码跑在arm核上，数据处理代码跑在dsp上）。这真就是没有好好看手册的锅（提醒大家以后工作过程中一定要好好看手册）。手册上说dsp可以直接访问smem，但不能直接访问ddr。至此，问题找到。接下来，改变打印dma输出数据策略，修改代码为在arm侧打印数据（由于需要等待加速器处理完毕才能打印出数据，因此需要添加等待job完成函数）；将修改好的代码在编译服务器上编译通过后，将压缩好的可执行文件上传到板子的终端服务器（对于学习linux方向的同学来讲这一步并不陌生，简单说来就是板子跑的是linux系统，此处采用远程传输的方式将编译好的可执行文件烧录到板子上。其中编译，采用的是shell脚本编译，实际上也是makefile）。传输完成后，启动板子运行（也是通过运行shell脚本），打印出日志后数据正常。2、下午14点，依然平平无奇的午休后开始工作。由于上午已经调试第一步加速器传输数据完成，接下来调试第二步dsp的数据处理。由于此时又新加了个需求（重新申请个smem的内存，通过切片方式，将ddr数据整个传入到新申请的smem内存中，再去进行数据处理），因此打算将代码编写好后，再去进行调试……3、下午15点半，今天是公司的下午茶日。先去和同事们吃下午茶，补充点能量。可惜最近感冒，只吃了一块披萨就吃不下去了。4、下午16点半，回来继续在键盘上哒哒哒哒哒……终于在17点50编写完毕。此时同事叫我约饭，先去干饭再说。5、18点20吃完饭回到工位，将写好的代码编译一下，发现报错。继续修改，报错，修改。终于折腾到快7点，编译通过了……准备下班，明天再来跑板子吧。

👋个人背景：IC设计 目前部分意向，部分等开奖👏1：云天励飞 西安 意向💯2：小米 西安 意向🌱3：紫光国芯 西安 等开奖另外有友友了解安谋科技（ARM China）吗，感觉这个比较厉害，目前刚二面