题解 | #边沿检测#

`timescale 1ns/1ns
module edge_detect(
	input clk,
	input rst_n,
	input a,
	
	output reg rise,
	output reg down
);
reg reg1,reg2;

//使用时序逻辑电路，让一个触发器滞后一个拍子
always@(posedge clk or negedge rst_n)begin
  if(!rst_n)begin
   reg1 <= 1'b0;
   reg2 <= 1'b0;
  end
  else if(clk)begin
	reg1 <= reg2;
	reg2 <= a;
  end
end

//这个always块主要有两个要注意的地方
//一个是为了应对仿真中的浮空值需要添加最后的else语句设置默认值
//另一个是需要用组合逻辑电路，否则会滞后一个时钟周期
always@(*)begin
  if(!rst_n)begin
    rise = 1'b0;
	down = 1'b0;
  end
  else begin
    if(!reg1 & reg2) begin
		rise <= 1'b1;
		down <= 1'b0;
	end
	else if(reg1 & !reg2) begin
		rise <= 1'b0;
		down <= 1'b1;
	end
	else begin
		rise <= 1'b0;
		down <= 1'b0;
	end
  end
end

endmodule