Verilog写题笔记1-----四选一多路器
四选一多路选择器有两类输入：
1、四路输入信号
2、信号选择
一个输出信号。
因为它没有时钟，所以是组合逻辑电路
只需要用一个always@语句将信号选择和输入信号一一对应起来即可
`timescale 1ns/1ns module mux4_1( input [1:0]d1,d2,d3,d0, input [1:0]sel, output[1:0]mux_out ); //*************code***********// reg [1:0] out; always@(sel,d1,d2,d3,d0) if(sel == 2'b00) out = d3; else if(sel == 2'b01) out = d2; else if(sel == 2'b10) out = d1; else if(sel == 2'b11) out = d0; assign mux_out = out; //*************code***********// endmodule注：在组合逻辑中，always@语句通常会写成：always(*)。意思是当always模块中的任何一个变量改变，都会让always模块启动。我这里是为了明确哪些变量改变，写成了
always@(sel,d1,d2,d3,d0)两种写法结果是一样的。
verilog写题笔记 文章被收录于专栏
写Verilog题目的一些笔记备忘
投递莉莉丝游戏等公司8个岗位 >