题解 | #数据串转并电路#

数据串转并电路

http://www.nowcoder.com/practice/6134dc3c8d0741d08eb522542913583d

`timescale 1ns/1ns

module s_to_p( input clk ,
input rst_n , input valid_a , input data_a ,

output	reg 		ready_a		,
output	reg			valid_b		,
output  reg [5:0] 	data_b

); reg [5:0] temp;//数据寄存 reg [2:0] cnt;//计数 //valid_a与ready_a有效时,数据移位寄存 always@(posedge clk or negedge rst_n) begin if(!rst_n) temp <= 6'd0; else if(valid_a&&ready_a) temp <= {data_a,temp[5:1]}; else temp <= temp; end //设置一个6bit的计数器 always@(posedge clk or negedge rst_n) begin if(!rst_n) cnt <= 3'd0; else if(cnt == 3'd5) cnt <= 3'd0; else if(~ready_a||~valid_a) cnt <= cnt; else cnt <= cnt +1'b1; end //计数慢6次后,valid_b拉高 always@(posedge clk or negedge rst_n) begin if(!rst_n) valid_b <= 1'b0; else if(cnt == 3'd5) valid_b <= 1'b1; else valid_b <= 1'b0; end //当计数次数到达6次时,将数据寄存进data_b中 always@(posedge clk or negedge rst_n) begin if(!rst_n) data_b <= 6'd0; else if(cnt==5&&valid_a) data_b <= {data_a,temp[5:1]}; else data_b <= data_b;
end //没有复位信号时,ready_a始终拉高 always@(posedge clk or negedge rst_n) begin if(!rst_n) ready_a <= 1'b0; else ready_a <= 1'b1; end endmodule

全部评论

相关推荐

不愿透露姓名的神秘牛友
昨天 11:15
点赞 评论 收藏
分享
06-15 02:05
已编辑
南昌航空大学 数据分析师
Eason三木:你如果想干技术岗,那几个发公众号合唱比赛的经历就去掉,优秀团员去掉,求职没用。然后CET4这种不是奖项,是技能,放到下面的专业技能里或者单独列一个英语能力。 另外好好改改你的排版,首行缩进完全没有必要,行间距好好调调,别让字和标题背景黏在一起,你下面说能做高质量PPT你得展现出来啊,你这简历排版我用PPT做的都能比你做的好。 然后自我评价,你如果要干数据工程师,抗压能力强最起码得有吧。
简历中的项目经历要怎么写
点赞 评论 收藏
分享
评论
1
1
分享

创作者周榜

更多
牛客网
牛客网在线编程
牛客网题解
牛客企业服务