`timescale 1ns/1ns module data_cal( input clk, input rst, input [15:0]d, input [1:0]sel, output [4:0]out, output validout ); //*************code***********// reg [15:0] out_reg; reg validout; reg [4:0] out; always@(posedge clk or negedge rst) begin if(!rst) ...

`timescale 1ns/1ns module top_module ( input [255:0] in, input [7:0] sel, output out ); // reg out_temp; // genvar i; // generate // for(i=0;i<=255;i=i+1) // begin:for_loop // assign out = in[i]; // end // endgenerate // assign out = out_temp; reg out_reg; integer i; alwa...

`timescale 1ns/1ns module top_module( input [4:0] in, output out_and, output out_or, output out_xor ); assign out_and = ∈ assign out_or = |in; assign out_xor = ^in; endmodule

`timescale 1ns/1ns module top_module( input [15:0] in, output [15:0] out ); reg [15:0] out_reg; // assign out = {in[0],in[1],in[2],in[3],in[4],in[5],in[6],in[7],in[8],in[9],in[10],in[11],in[12],in[13],in[14],in[15]}; // integer i; // always@(*) // for(i=0;i<=15;i=i...

`timescale 1ns/1ns module top_module( input [15:0] in, input clk, input rst_n, output reg [15:0] out ); reg [2:0] cnt; reg [15:0] out_reg; always@(posedge clk or negedge rst_n) if(!rst_n) cnt <= 3'd0; else if(cnt == 3'd4) cnt ...

`timescale 1ns/1ns module top_module( input [2:0] in, output reg a, output reg b, output reg c ); always@(*) begin case(in) 3'b000: c = in[0]; 3'b001: b = in[1]; 3'b010: a = in[2]; endcase e...

`timescale 1ns/1ns module s_to_p( input clk , input rst_n , input valid_a , input data_a , output reg ready_a , output reg valid_b , output reg [5:0] data_b ); reg [2:0] cnt; reg [5:0] data_a_reg; always@(posedge clk or negedge rst_n) begin if(!rs...

`timescale 1ns/1ns module pulse_detect( input clk_fast , input clk_slow , input rst_n , input data_in , output dataout ); //------------------反馈信号----------------------------------------// wire pulse_feedback; //------------------将快时钟域下的脉冲信号展宽---------------------...

#牛客在线求职答疑中心#异格内推码

#牛客在线求职答疑中心#中科蓝讯内推码

`timescale 100ps/100ps module pulse_detect( input clka , input clkb , input rst_n , input sig_a , output sig_b ); reg pulse_a_reg; always@(posedge clka or negedge rst_n) begin if(!rst_n) pulse_a_reg <= 1'b0; else if(sig_a) pulse_a_reg <= ~puls...

`timescale 1ns/1ns module edge_detect( input clk, input rst_n, input a, output reg rise, output reg down ); reg a_reg; always@(posedge clk or negedge rst_n) begin if(!rst_n) a_reg <= 1'b0; else a_reg <= a; end always@(posedge clk or negedge rst_n) begin if(!r...