`timescale 1ns/1ns module mux( input  clk_a ,  input  clk_b ,    input  arstn , input brstn   , input [3:0] data_in , input               data_en...

    1、将格雷值转换为二进制值。     2、根据条件递增二进制值。     3、将二进制值转换为格雷码     4、将计数器的最终格雷值保存到寄存器中。 `timescale 1ns/1ns module gray_counter(    input   clk,    input   rst_n,    output &nb...

`timescale 1ns/1ns /**********************************RAM************************************/ module dual_port_RAM #(parameter DEPTH = 16,    parameter WIDTH = 8)(  input wclk ,input wenc ,input [$clog2(DEPTH)-1...

`timescale 1ns/1ns /***************************************RAM*****************************************/ module dual_port_RAM #(parameter DEPTH = 16,    parameter WIDTH = 8)(  input wclk ,input wenc ,input [$clo...

`timescale 1ns/1ns module fsm2( input wire clk  , input wire rst  , input wire data , output reg flag ); //*************code***********//     localparam    S0 = 5'b0_000...

`timescale 1ns/1ns module fsm1( input wire clk  , input wire rst  , input wire data , output reg flag ); //*************code***********//     localparam    S0 = 4'b0001; ...

本题的要求为不要求占空比，并且要求同时输出，所以采用一个计数器就行，不要求占空比则让其分配为2和3 即高电平为两个时钟，低电平为三个时钟，实测高3低2会出错，并且题目要求同时输出，也就是说输入拉高时输出也要拉高 所以在计数器为0时就开始翻转，以及在2时也进行翻转 `timescale 1ns/1ns module odd_div (         input     wire rst ,  &nbsp...

题解的方式是一个输出周期是输入周期的8.7倍，但是可以换算过来就是10个输出周期是输入周期的87倍 这样就可以做到在87个输入下输出10个时钟即可，但是呢，不可能做到占空比是50，并且每一个周期的占空比是一致的 所以就可以采取拼接的方式，具体做法为这个倍数相邻的两个整数为拼接周期信号，其次就是两个信号的总周期个数加起来为10 由此题可知两个信号为8分频和9分频，两者要输出周期总共为10个，加起来为87个输入周期，所以可得8为3,9为7      `timescale 1ns/1ns module div_M_N(  input&n...

采用两个计数器，一个上升沿触发，一个下降沿触发，两者各自触发3个时钟，相或即可得到3.5个时钟 `timescale 1ns/1ns module odo_div_or    (     input    wire  rst ,     input    wire  clk_in,     out...

`timescale 1ns/1ns module seller2( input wire clk  , input wire rst  , input wire d1 , input wire d2 , input wire sel , output reg out1, output reg out2, output reg&nbsp...

`timescale 1ns/1ns module seller1( input wire clk  , input wire rst  , input wire d1 , input wire d2 , input wire d3 , output reg out1, output reg [1:0]out2 ); //*************c...

本题采用计数器可以解决，不要使用4分频依靠二分频和八分频依靠四分频的事，最好是全都挂靠到全局时钟上 `timescale 1ns/1ns module even_div     (     input     wire rst ,     input     wire clk_in,    &nb...

这里就是和上一个题的本质区别，这里可以直接接着继续检测，即可以重叠 `timescale 1ns/1ns module sequence_test2( input wire clk  , input wire rst  , input wire data , output reg flag ); //*************code***********//        &...