题解 | #同步FIFO#

`timescale 1ns/1ns
/**********************************RAM************************************/
module dual_port_RAM #(parameter DEPTH = 16,
					   parameter WIDTH = 8)(
	 input wclk
	,input wenc
	,input [$clog2(DEPTH)-1:0] waddr  //深度对2取对数，得到地址的位宽。
	,input [WIDTH-1:0] wdata      	//数据写入
	,input rclk
	,input renc
	,input [$clog2(DEPTH)-1:0] raddr  //深度对2取对数，得到地址的位宽。
	,output reg [WIDTH-1:0] rdata 		//数据输出
);

reg [WIDTH-1:0] RAM_MEM [0:DEPTH-1];

always @(posedge wclk) begin
	if(wenc)
		RAM_MEM[waddr] <= wdata;
end 

always @(posedge rclk) begin
	if(renc)
		rdata <= RAM_MEM[raddr];
end 

endmodule  

/**********************************SFIFO************************************/
module sfifo#(
	parameter	WIDTH = 8,
	parameter 	DEPTH = 16
)(
	input 					clk		, 
	input 					rst_n	,
	input 					winc	,
	input 			 		rinc	,
	input 		[WIDTH-1:0]	wdata	,

	output reg				wfull	,
	output reg				rempty	,
	output wire [WIDTH-1:0]	rdata
);
    
    //这个同步fifo可以不用格雷码，因为不需要进行同步操作，但是在空和满的标志上还是要采用时序进行打一拍，因为这个要消除竞争冒险，在异步中也进行了一次消除竞争冒险的打一拍
    
    //写信号定义
    reg    [$clog2(DEPTH):0]    w_addr_bin;
    
    wire    wenc;
    
    
    //读信号定义
    reg    [$clog2(DEPTH):0]    r_addr_bin;
    
    wire    renc;
    
    
    //读写信号使能
    assign    wenc = winc & !wfull;
    assign    renc = rinc & !rempty;
    
    
    
    //读写地址使能递增
    always@(posedge clk or negedge rst_n)
    begin
        if(!rst_n)
            w_addr_bin <= 'b0;
        else if(wenc)
            w_addr_bin <= w_addr_bin + 1'b1;
        else
            w_addr_bin <= w_addr_bin;
    end
        
    always@(posedge clk or negedge rst_n)
    begin
        if(!rst_n)
            r_addr_bin <= 'b0;
        else if(renc)
            r_addr_bin <= r_addr_bin + 1'b1;
        else
            r_addr_bin <= r_addr_bin;
    end
    
    
    //*****************写满信号*****************//
    always@(posedge clk or negedge rst_n)        //由于地址信号没有打拍，并且在题目中表明了空满信号是寄存器型的数据，所以这里的空满判断需要采用时序逻辑
    begin
        if(!rst_n)
            wfull <= 1'b0;
        else if(w_addr_bin == r_addr_bin + DEPTH)
            wfull <= 1'b1;
        else
            wfull <= 1'b0;
    end
    
    
    //*****************读空信号*****************//
    always@(posedge clk or negedge rst_n)
    begin
        if(!rst_n)
            rempty <= 1'b0;
        else if(w_addr_bin == r_addr_bin)
            rempty <= 1'b1;
        else
            rempty <= 1'b0;
    end
    
    
    dual_port_RAM 
    #(          .DEPTH(DEPTH),
				.WIDTH(WIDTH))
    u_dual_port_RAM
    (
        .wclk     (clk),
        .wenc     (wenc),
        .waddr    (w_addr_bin[$clog2(DEPTH) - 1:0]),  //深度对2取对数，得到地址的位宽。
        .wdata    (wdata),      	//数据写入
        .rclk     (clk),
        .renc     (renc),
        .raddr    (r_addr_bin[$clog2(DEPTH) - 1:0]),  //深度对2取对数，得到地址的位宽。
        .rdata    (rdata) 		//数据输出
);
    
    
    
    
endmodule