`timescale 1ns/1ns module width_8to16( input     clk  ,    input     rst_n , input       valid_in , input    [7:0]    data_in ,     output reg valid_out, output...

`timescale 1ns/1ns module width_8to12( input     clk  ,    input        rst_n , input       valid_in , input [7:0]    data_in ,     output  reg  ...

    //本题需要注意的就是128并不能整除24，所以一次并不是完整的整数个，经过计算分析，可以得知三次输出刚好是整数个24bit，总共需要16次     //这个就可以选择采用状态机，当然也可以直接对计数器进行输出，采用状态机就是三个状态，三个都有不同的输出，对应的时刻分别是5,10和15     //此题重点是理解需要多少次才能完整的输出数据而不需要下一个数据来借位 `timescale 1ns/1ns module width_24to128( input  clk  , &n...

数据的累加输出，可以选择一个计数器进行设定，这样就可以实现对数据的按量加和，同样在输出时的有效位的设定上需要采用组合逻辑，本题最重要的就是理解上游和下游的握手，要注意上游准备位和下游准备位在一些时候是同步的，还需要注意输出的值在有些时候是需要保持的，以及其值的更新时刻 `timescale 1ns/1ns module valid_ready( input  clk  ,    input  rst_n , input [7:0] data_in , input valid_a , input   rea...

声明一个计数器和一个临时变量可以解决 `timescale 1ns/1ns module s_to_p( input  clk  ,    input  rst_n , input valid_a , input   data_a ,     output reg  ready_a ,   output reg valid_b , output  reg [5:0]  data_b );    &...

本题的解法就是一个case语句就行，但是需要注意的是每个波形之间的转换，特别是在三角波的时候，其默认是减少的，但是也要看是否wave为0. `timescale 1ns/1ns module signal_generator( input clk, input rst_n, input [1:0] wave_choise, output reg [4:0]wave );              &nbsp...

    //此题的解决方法为状态机，选用的还是n+1位，1位为起始位，不同的是在本次中还需加入一个无效等待位，和上一个题一致，     //对于这个等待位，只要数据无效就进入状态，所以在状态机的第二段中，有效位是关键，需要进行两个判断，一个是数据有效位的判断，另一个是跳转条件的判断     //在进入等待位后，状态的跳转变得复杂，主要集中在需要知道上一个跳转时的状态，寄存上一个状态简单，但是要是上一个状态是等待，那么就还需要知道上上个，这样就陷入了死循环中     //所以不对状态进行寄存，而是对输入进行寄存，将移...

本题的序列检测很明显可以采用状态机进行检测，在检测时可以选取一位一位的状态机检测，也可以采取分段的方式进行检测，这样就能做到对状态机的简化 `timescale 1ns/1ns module sequence_detect( input clk, input rst_n, input a, output reg match );           //     localparam &...

`timescale 1ns/1ns module edge_detect( input clk, input rst_n, input a, output reg rise, output reg down );     reg    a_1;            //按照本题的解法，只需打一拍就可，然后...

本题主要的知识点是ROM的初始化和寻址，初始化可以申请一块内存，利用for语句和移位操作，而寻址直接采用case语句，注意输出的实时性所以采用组合逻辑 `timescale 1ns/1ns module rom( input clk, input rst_n, input [7:0]addr, output [3:0]data );     reg    [3:0]    data_t;   &n...

这一题很明显采用三段式状态机进行编写，需要注意的是第三段需要使用组合逻辑，而不能使用时序逻辑，采用时序逻辑会报错，错误显示，输出要和输入同时变化，所以需要组合逻辑 `timescale 1ns/1ns module seq_circuit(    input                C   ,    input ...

根据题目的状态表可知，此题的解答需要采用状态机，所以可以选用三段式状态机，需要注意的是，输出没有延时，所以在第三段的时候，状态应该是nex_state，不能是cur_state，不然会存在一个延时一拍 `timescale 1ns/1ns module seq_circuit(       input                A  ...

本题和之前的38译码器的题类型，主要区别在于输入项不同了，需要我们进行筛选，和之前的题一样，首先列出真值表，比较发现，S0和S1与AB完美契合，只需对C与D0-D3进行适配，观察真值表发现，D0需为0，D1为~C，D2为C，D3为1，当然如果调换AB的顺序，中间D1和D2需要进行更换 `timescale 1ns/1ns module data_sel(    input             S0 &n...

本题的要求是优先编码，观察真值表可知，其输出值和输入值的0和1的位置有关，存在着阶梯状的关系，即随着1的增大，输出也在变化中，故本题的解题思路可以为探寻第一个0的位置，故只需采用并语句并结合for操作，即可实现查找0的位置，查找到以后需要进行for循环的退出，即采用disable，之后在beginend的顺序块中在执行case语句实现对0位置的对应输出 `timescale 1ns/1ns module encoder_0(    input      [8:0] &nbsp...