数字冲锋大师 - 个人主页动态

2023-08-27 20:41

itc                笔试后无消息联发科  海笔 后续无消息    大疆 海笔 后续无消息    诺瓦 海笔 后续无消息京东方          一面 拿offer快手             一面后挂杰理             笔试后无消息凌久微          笔试后无消息沐曦             前几天笔试完无消息芯原 海笔 后续无消息 海康 海笔 后续无消息鼎信              等待一面这样的秋招是不是要寄了 已经投了200家了 就这几家才有点回应的，其他要么人才库，要么没回应，还有两家小公司待面更新一下 2023.9.11 已经投了340家左右了  鼎信挂  杰理 9.13面  飞腾9.6面 挂咯挂咯 气死我了  辉芒微 9.8面 面的好难，有一题叫我APB与IIC交互，我当场裂开希奥端 一面后挂，估计是大佬太多了再更新一下 2023.9.23投了450家了晋华等国庆节开奖刚面完天马微和新大陆，都拿到了江苏华创微 9.23面，就13分钟 有点略海面了迈克生物 9.25面

牛客990596736号：我投了100+，0面试。也就做了几个笔试。

投递快手等公司8个岗位秋招开了，你想投哪些公司呢你觉得今年秋招难吗

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2023-08-15 17:21

福州大学数字IC前端设计

京东方面试

就一面，5个人一起，一人聊20分钟左右，需要准备好英文自我介绍和做好英文问答的准备，过程对项目性的问题随便问了几句，过程流利即可。然后今天突然就收到通过拿offer的消息了

投递京东方等公司8个岗位

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2023-06-16 20:41

福州大学数字IC前端设计

题解 | #根据RTL图编写Verilog程序#

`timescale 1ns/1ns module RTL( input clk, input rst_n, input data_in, output reg data_out ); reg data_d; always @(posedge clk or negedge rst_n) begin if(!rst_n) begin data_d <= 1'b0 ; end else begin data_d <= data_in ; end end assign data_tmp = data_in & (!data_d) ; always @(posedge clk or neg...

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2023-06-15 17:47

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题解 | #Johnson Counter#

`timescale 1ns/1ns module JC_counter( input clk , input rst_n, output reg [3:0] Q ); always @(posedge clk or negedge rst_n) begin if(!rst_n) begin Q <=4'b000 ; end else if(!Q[0]) begin Q <= {1'b1,Q[3:1]} ; end else begin Q <= {1'b0,Q[3:1]} ; end end endmodule

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2023-06-14 21:59

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题解 | #RAM的简单实现#

`timescale 1ns/1ns module ram_mod( input clk, input rst_n, input write_en, input [7:0]write_addr, input [3:0]write_data, input read_en, input [7:0]read_addr, output reg [3:0]read_data ); reg [3:0] RAM [0:7] ; integer i; always @(posedge clk or negedge rst_n) begin if(!rst_n) begin for(i=0;i<8;i=i...

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2023-06-14 21:55

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题解 | #单端口RAM#

`timescale 1ns/1ns module RAM_1port( input clk, input rst, input enb, input [6:0]addr, input [3:0]w_data, output wire [3:0]r_data ); //*************code***********// reg [3:0] MEM [0:127] ; integer i ; always @(posedge clk or negedge rst) begin if(!rst) begin for(i=0;i<127;i=i+1) MEM[i] <= 4'b...

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2023-06-14 21:43

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题解 | #加减计数器#

`timescale 1ns/1ns module count_module( input clk, input rst_n, input mode, output reg [3:0]number, output reg zero ); reg [3:0] cnt ; always @(posedge clk or negedge rst_n ) begin if(!rst_n) begin cnt <= 4'b0 ; end else if(cnt == 4'b0 && !mode) begin cnt <= 4'd9 ; end else if(cnt == 4'd9 && m...

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2023-06-14 19:51

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题解 | #可置位计数器#

`timescale 1ns/1ns module count_module( input clk, input rst_n, input set, input [3:0] set_num, output reg [3:0]number, output reg zero ); reg [3:0] num ; always @(posedge clk or negedge rst_n) begin if(!rst_n) begin num <= 4'b0 ; end else if(set) begin num <= set_num ; end else begin num <...

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2023-06-14 19:34

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题解 | #简易秒表#

`timescale 1ns/1ns module count_module( input clk, input rst_n, output reg [5:0]second, output reg [5:0]minute ); always @(posedge clk or negedge rst_n) begin if(!rst_n) begin second <= 6'b0 ; end else if(second== 6'd60)begin second <= 6'b1 ; end else if(minute != 6'd60)begin second <= seco...

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2023-06-14 19:19

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题解 | #脉冲同步电路#

`timescale 1ns/1ns module pulse_detect( input clk_fast , input clk_slow , input rst_n , input data_in , output dataout ); reg data_reg; always @(posedge clk_fast or negedge rst_n) begin if(!rst_n) begin data_reg <= 1'b0 ; end else if(data_in)begin data_reg <= ~data_reg ; end end reg data_t1 ,d...

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2023-06-14 17:33

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题解 | #多bit MUX同步器#

`timescale 1ns/1ns module mux( input clk_a , input clk_b , input arstn , input brstn , input [3:0] data_in , input data_en , output reg [3:0] dataout ); reg [3:0] data_reg; always @(posedge clk_a or negedge arstn) begin if(!arstn) begin data_reg <= 4'b0 ; end else begin data_reg <= data_in ; e...

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2023-06-14 17:08

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题解 | #格雷码计数器#

`timescale 1ns/1ns module gray_counter( input clk, input rst_n, output reg [3:0] gray_out ); //格雷码转二进制 reg [3:0] gray2bin; wire [3:0] gray; always @(posedge clk or negedge rst_n)begin if(rst_n == 1'b0) begin gray2bin <= 4'b0; end else begin gray2bin[3] = gray[3]; gray2bin[2] = gray[2]^gray2bin[3]...

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2023-06-14 11:42

福州大学数字IC前端设计

题解 | #同步FIFO#

`timescale 1ns/1ns /**********************************RAM************************************/ module dual_port_RAM #(parameter DEPTH = 16, parameter WIDTH = 8)( input wclk ,input wenc ,input [$clog2(DEPTH)-1:0] waddr //深度对2取对数，得到地址的位宽。 ,input [WIDTH-1:0] wdata //数据写入 ,input rclk ,input renc ,input ...

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2023-06-13 17:00

福州大学数字IC前端设计

题解 | #根据状态转移写状态机-三段式#

`timescale 1ns/1ns module fsm1( input wire clk , input wire rst , input wire data , output reg flag ); //*************code***********// reg [2:0] cur_state ; reg [2:0] next_state ; parameter S0 = 0 ,S1 = 1,S2 = 2,S3 = 3; always @(posedge clk or negedge rst) begin if(!rst) begin cur_state <= S0 ; ...

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2023-06-13 16:38

福州大学数字IC前端设计

题解 | #无占空比要去的奇数分频#

`timescale 1ns/1ns module odd_div ( input wire rst , input wire clk_in, output wire clk_out5 ); //*************code***********// reg [2:0] cnt; reg [2:0] cnt_n; reg clk_p ; reg clk_n ; always @(posedge clk_in or negedge rst) begin if(!rst) begin cnt <= 3'b0 ; end else if(cnt == 3'd4) begin cnt &l...

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