`timescale 1ns/1ns module edge_detect( input clk, input rst_n, input a, output reg rise, output reg down ); reg delay_a ; always @(posedge clk or negedge rst_n) begin if(!rst_n) begin delay_a <=1'b0 ; end else begin delay_a <= a ; end end always @(posedge clk or negedge rst_n) begin if(!rst_n)...

`timescale 1ns/1ns module rom( input clk, input rst_n, input [7:0]addr, output [3:0]data ); reg [3:0] ram [0:7] ; always @(posedge clk or negedge rst_n) begin if(!rst_n) begin ram[0] <= 4'b0 ; ram[1] <= 4'd2 ; ram[2] <= 4'd4 ; ram[3] <= 4'd6 ; ram[4] <= 4'd8 ; ram[5] <= 4'd10 ; ram...

`timescale 1ns/1ns module seq_circuit( input C , input clk , input rst_n, output wire Y ); reg q1,q0 ; always @(posedge clk or negedge rst_n) begin if(!rst_n) begin q1 <=1'b0 ; end else begin q1 <= (q1&(q0 | C) ) | (q0 & !q1 & !C ); end end always @(posedge clk or negedge rst_n) begin if(!rst_...

`timescale 1ns/1ns module seq_circuit( input A , input clk , input rst_n, output wire Y ); reg Q1,Q0 ; always @(posedge clk or negedge rst_n) begin if(!rst_n) begin Q1 <= 1'b0 ; end else begin Q1 <= Q1 ^ Q0 ^ A ; end end always @(posedge clk or negedge rst_n) begin if(!rst_n) begin Q0 <= 1'...

`timescale 1ns/1ns module data_sel( input S0 , input S1 , input D0 , input D1 , input D2 , input D3 , output wire Y ); assign Y = ~S1 & (~S0&D0 | S0&D1) | S1&(~S0&D2 | S0&D3); endmodule module sel_exp( input A , input B , input C , output wire L ); data_sel DATA_SEL( /*input */ .S0 (B) , /*input */ ...

`timescale 1ns/1ns module decoder_38( input E1_n , input E2_n , input E3 , input A0 , input A1 , input A2 , output wire Y0_n , output wire Y1_n , output wire Y2_n , output wire Y3_n , output wire Y4_n , output wire Y5_n , output wire Y6_n , output wire Y7_n ); wire E ; assign E = E3 & ~E2_n & ~E1_n;...

`timescale 1ns/1ns module decoder_38( input E1_n , input E2_n , input E3 , input A0 , input A1 , input A2 , output wire Y0_n , output wire Y1_n , output wire Y2_n , output wire Y3_n , output wire Y4_n , output wire Y5_n , output wire Y6_n , output wire Y7_n ); assign Y0_n = ~(E3 & ~E2_n & ~E1_n & ~A...

`timescale 1ns/1ns module decoder_38( input E , input A0 , input A1 , input A2 , output reg Y0n , output reg Y1n , output reg Y2n , output reg Y3n , output reg Y4n , output reg Y5n , output reg Y6n , output reg Y7n ); always @(*)begin if(!E)begin Y0n = 1'b1; Y1n = 1'b1; Y2n = 1'b1; Y3n = 1'b1; Y4n =...

`timescale 1ns/1ns module encoder_83( input [7:0] I , input EI , output wire [2:0] Y , output wire GS , output wire EO ); assign Y[2] = EI & (I[7] | I[6] | I[5] | I[4]); assign Y[1] = EI & (I[7] | I[6] | ~I[5]&~I[4]&I[3] | ~I[5]&~I[4]&I[2]); assign Y[0] = EI & (I[7] | ~I[6]&I[5] | ~I[6]&~I[4]&I[3] |...

`timescale 1ns/1ns module encoder_83( input [7:0] I , input EI , output reg [2:0] Y , output reg GS , output reg EO ); always @(*) begin if(!EI) begin Y = 3'b0 ; end else begin casex(I) 8'b0000_0000 : Y = 3'b000 ; 8'b1xxx_xxxx : Y = 3'b111 ; 8'b01xx_xxxx : Y = 3'b110 ; 8'b001x_xxxx : Y = 3'b101 ; 8'...

`timescale 1ns/1ns module encoder_0( input [8:0] I_n , output reg [3:0] Y_n ); always @(*) begin casex(I_n) 9'b1_1111_1111 : Y_n = 4'b1111; 9'b0_xxxx_xxxx : Y_n = 4'b0110 ; 9'b1_0xxx_xxxx : Y_n = 4'b0111 ; 9'b1_10xx_xxxx : Y_n = 4'b1000 ; 9'b1_110x_xxxx : Y_n = 4'b1001 ; 9'b1_1110_xxxx : Y_n = 4'b10...

`timescale 1ns/1ns module lca_4( input [3:0] A_in , input [3:0] B_in , input C_1 , output wire CO , output wire [3:0] S ); wire [3:0] G,P,C; assign G = A_in & B_in ; assign P = A_in ^ B_in ; assign C = { G[3] | (P[3]&C[2]),G[2] | (P[2]&C[1]),G[1] | (P[1]&C[0]),G[0] | (P[0]&C_1) }; assign S = {P[3]^C...

`timescale 1ns/1ns module comparator_4( input [3:0] A , input [3:0] B , output wire Y2 , //A>B output wire Y1 , //A=B output wire Y0 //A<B ); assign Y2 = (A > B)? 1'b1 : 1'b0 ; assign Y1 = (A ==B)? 1'b1 : 1'b0 ; assign Y0 = (A <B)? 1'b1 : 1'b0 ; endmodule

`timescale 1ns/1ns module function_mod( input [3:0]a, input [3:0]b, output [3:0]c, output [3:0]d ); assign c = d_out(a) ; assign d = d_out(b) ; function [3:0] d_out ; input [3:0] data_in ; begin d_out[0] = data_in[3] ; d_out[1] = data_in[2] ; d_out[2] = data_in[1] ; d_out[3] = data_in[0] ; end endfu...