`timescale 1ns/1ns module seller2( input wire clk , input wire rst , input wire d1 , input wire d2 , input wire sel , output reg out1, output reg out2, output reg out3 ); //*************code***********// reg [2:0] cnt ; always @(posedge clk or negedge rst) begin if(!rst) begin cnt &...

`timescale 1ns/1ns module seller1( input wire clk , input wire rst , input wire d1 , input wire d2 , input wire d3 , output reg out1, output reg [1:0]out2 ); //*************code***********// reg [2:0] cnt ; always @(posedge clk or negedge rst) begin if(!rst) begin cnt <= 3'b0 ; en...

`timescale 1ns/1ns module seller1( input wire clk , input wire rst , input wire d1 , input wire d2 , input wire d3 , output reg out1, output reg [1:0]out2 ); //*************code***********// reg [2:0] cnt ; always @(posedge clk or negedge rst) begin if(!rst) begin cnt <= 3'b0 ; en...

`timescale 1ns/1ns module even_div ( input wire rst , input wire clk_in, output wire clk_out2, output wire clk_out4, output wire clk_out8 ); //*************code***********// reg clk1 ,clk2,clk3; always @(posedge clk_in or negedge rst) begin if(!r...

`timescale 1ns/1ns module sequence_test2( input wire clk , input wire rst , input wire data , output reg flag ); //*************code***********// parameter IDLE = 0; parameter SECOND = 1; parameter THIRD = 2 ; parameter FOURTH = 3 ; parameter FIFTH = 4 ; parameter LAST = 5 ; reg [2:0] ...

`timescale 1ns/1ns module sequence_test1( input wire clk , input wire rst , input wire data , output reg flag ); //*************code***********// parameter IDLE = 0; parameter SECOND = 1; parameter THIRD = 2 ; parameter FOURTH = 3 ; parameter FIFTH = 4 ; parameter LAST = 5 ; reg [2:0] ...

`timescale 1ns/1ns module width_8to16( input clk , input rst_n , input valid_in , input [7:0] data_in , output reg valid_out, output reg [15:0] data_out ); reg [7:0] data_lock; reg [1:0] cnt; always@(posedge clk or negedg...

`timescale 1ns/1ns module width_8to12( input clk , input rst_n , input valid_in , input [7:0] data_in , output reg valid_out, output reg [11:0] data_out ); reg [11:0] data_pre; reg [2:0] cnt; always @(posedge clk or negedge rst_n) begin if(...

`timescale 1ns/1ns module width_24to128( input clk , input rst_n , input valid_in , input [23:0] data_in , output reg valid_out , output reg [127:0] data_out ); reg [3:0] cnt; reg [127:0] data_lock; always@(posedge clk or negedge rst_n) begin ...

`timescale 1ns/1ns module valid_ready( input clk , input rst_n , input [7:0] data_in , input valid_a , input ready_b , output ready_a , output reg valid_b , output reg [9:0] data_out ); reg [2:0] count ; assign ready_a = !valid_b | ready_b ; always...

`timescale 1ns/1ns module s_to_p( input clk , input rst_n , input valid_a , input data_a , output reg ready_a , output reg valid_b , output reg [5:0] data_b ); reg [5:0] data_6b ,count; always @(posedge clk or negedge rst_n) begin if(!rst_n) begin read...

`timescale 1ns/1ns module sequence_detect( input clk, input rst_n, input data, input data_valid, output reg match ); reg [3:0] data_4d ; always @(posedge clk or negedge rst_n) begin if(!rst_n) begin data_4d <= 4'b0 ; end else if(data_valid) begin data_4d <= {data_4d[2:0],data} ; ...

`timescale 1ns/1ns module sequence_detect( input clk, input rst_n, input data, output reg match, output reg not_match ); reg [2:0] next_state; reg [2:0] cur_state ; reg [2:0] count ; parameter IDLE = 0 ,ONE =1 ,SECOND =2 ,THIRD =3,FOURTH =4 ,FITH =5,SIX =6,ERROR = 7; always @(posedge c...

`timescale 1ns/1ns module sequence_detect( input clk, input rst_n, input a, output reg match ); reg [8:0] a_9b ; always @(posedge clk or negedge rst_n) begin if(!rst_n) begin a_9b <= 9'b0 ; end else begin a_9b <= {a_9b[7:0],a}; end end always @(posedge clk or negedge rst_n)...