2025 Day 12 【Verilog进阶挑战-02时序逻辑】

完成项目:
Day 12完成: LV37 时钟分频(偶数)
Day 12学习: 时钟分频(偶数)的三种实现方式: (1)3个时钟分别用counter产生(且需要使用组合逻辑判断counter值)、(2)使用clk_in产生clk_div2,再用clk_div2产生clk_div4、用clk_div4产生clk_div8、(3)直接用3-bit counter的bit 0、1、2分别用于对clk_div2、clk_div4、clk_div3进行反相


(方法(1)area最大且多的组合逻辑会造成delay使clock不稳定、方法(2)可确定三者同源且PPA最好、方法(3)较方法(1)更好)
2025-02-14
在牛客打卡14天,今天学习:刷题 1 道/代码提交 4 次
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