华为海思单板硬件开发面经

一面面试官问八股比较多一些，二面问项目更多，也会穿插八股，二面还有现场给出题目要做，三面是主管面，面试官人都很好，一面每次答完问题对或者不对都会给很好的反馈，面试体验整体很棒，现在已入池
一面50分钟，二面45分钟，三面35-40分钟
下面是一二面（技术面）面经：
实习和项目
1.设计的Buck电路拓扑结构，防反接（肖特基二极管）和抗浪涌的实现(先后用了TVS和浪涌保护器)，用TVS和浪涌保护器对应的钳位到的浪涌电压是多少？
2.Buck还测试哪些参数（纹波、动态响应、EMI、效率、过冲、上升沿时间、高温）
3.实习DC-DC为什么选型TPS534360、电感选型
4.Buck的layout需要注意什么（电容电感和DC-DC芯片靠近放置、输入电容靠近引脚、feedback线远离电容电感和芯片等高EMI区域避免干扰、电源线要粗、回流路径短）
5.为什么电容电感和DC-DC芯片靠近放置（保证电源信号顺畅回流路径短，并把高EMI设备放在一起远离信号部分）
6.对比buck和ldo（成本、layout难度、效率、应用场景）
7.计算：分别给了LDO和buck的应用场景，计算效率和损耗
8.UART为什么用DMA+IDLE替代中断接收？
9.项目中用的四层板介绍？
10.实习做过哪些可靠性（静电、电源跌落、高低温、电源反接、过压供电）
11.项目硬件的模块拓扑结构（TP4056充电管理、电池、开关机电路、LDO、MCU和其他传感器）
12.MPU6050和stm32通信协议（I2C）、通信速率、示波器抓到起始位和结束位波形
13.项目中调试用到的设备（示波器、万用表）
14.项目调试（分别介绍了DC-DC实习测浪涌和手表项目打板调试的问题）
15.用过哪些仿真软件（multisim走天下）
16.实习时候EMC专题学习学了什么（静电、浪涌、阻抗不匹配）
17.Verilog HDL实现一个序列检测器，大概写思路（我用状态机模型实现） 
18.Verilog HDL实现一个串口数据帧，大概写思路（我用状态机模型实现）
八股
1.CMOS和TTL电平标准对比，两者噪声容限情况，TTL能否驱动CMOS？
2.介绍传输线模型
3.什么是竞争冒险现象
4.ADC的分辨率的意义，10位分辨率对应精度是供电电压的多少分之一？
5.PLL组成部分（只记得三部分，有一部分是鉴相器了）
6.阻抗匹配（始端匹配、终端匹配）
7.layout要注意哪些问题？（3W、圆滑、钝角走线、隔层不要平行走线、数字和模拟隔开、大能量电源线粗回流路径要短）
8.手撕：用运放搭建减法器电路
9.手撕：画出射极跟随器电路
10.手撕：画出buck和boost拓扑结构，并写出Vin和Vout关系
11.手撕：求一道运放类电路的Vin和Vout关系（深度负反馈虚短虚断秒了）
二面反问：
1.海思对新人的培养机制和流程
2.如果能入职，需要补充学习什么？
3.未来三年海思的发展规划

主管面确实忘了问的啥了，只记得自己反问的问题
反问：
1.海思的工作强度和企业文化
2.华为海思工作地点，上海青浦？
3.贵公司最看重应届生的哪些素质？

#发面经攒人品#