`timescale 1ns/1ns module huawei6( input wire clk0 , input wire clk1 , input wire rst , input wire sel , output reg clk_out ); reg q0, q1; always@(negedge clk1 or negedge rst) if(!rst) q0 <= 0; else q0 <= ~sel & ~q1; always@(negedge clk0 or negedge rst) if(!rst) q1 <= 0; else q1 <= sel & ~q0; always@(*)begin clk_out <= (q0 & clk0) | (q1 & clk1); end endmodule 这样就可以了 感谢楼主的答案