题解 | 输入序列连续的序列检测

`timescale 1ns/1ns
module sequence_detect(
	input clk,
	input rst_n,
	input a,
	output reg match
	);
 //对于序列检测题目，常规的解法有两种：状态机法和序列缓存对比法。
//状态机法的过程类似于题意理解中提到的过程：在初始状态中，先判断第一位是否符合，若符合则进入下一个状态，判断第二位是否符//合；若第一位不符合则保持在初始状态，直到第一位匹配。如前两位匹配，则判断第三位是否符合，若第一位匹配，最新输入的数值//和目标序列的第二位不匹配，则根据最新一位是否匹配第一位，进入第一位匹配状态或者初始状态。依次类推。

//序列缓存对比法，则是将八个时刻的数据缓存，作为一个数组，每个时刻的输入位于数组的末尾，数组其它元素左移，把最早输入的数据移出。然后将数组和目标序列对比，如果数组和目标序列相等，则说明出现目标序列。

 reg [7:0]a_temp;
 always@(posedge clk or negedge rst_n)
 if(!rst_n)
 begin
	a_temp <= 8'b0;
 end
 else 
 begin
	a_temp <= {a_temp[6:0],a};
 end

 always@(posedge clk or negedge rst_n)
 if(!rst_n)
 begin
	match <= 1'b0;
 end
 else 
 if(a_temp == 8'b01110001)
 begin
	match <= 1'b1;	
 end
 else 
 begin
	match <= 1'b0;
 end

endmodule