芯原技术面面经
发面经攒人品。
面试一共三轮，每一轮都有一个不同的面试官，一轮大概30分钟。
然后每个面试官都需要重新介绍一遍项目。
第一个感觉比较资深，问的也挺深入的，重点问了低功耗设计和rtl综合的flow，感觉他对于中后端比较熟悉，所以就问了很多综合的方法和技巧，包括时钟树，时钟域划分。
由于我做的是架构建模比较多，asic前端设计没怎么用到多时钟域，电路级别低功耗做的也比较少，所以感觉答的一般。
第二个就问的比较简单，也问了基本的时序分析方法，没到30分钟就结束了。
第三个就比较友善，主要是我在介绍自己项目，面试官也是按照我介绍的方向提问的，基本都能handle。
感觉面的一般 。睡觉时间开始面试是真的难绷，真的是昏昏欲睡中面完的。
感觉我FPGA和架构的项目和前端确实有一些差距，对于前端flow没有深入挖掘，就比较容易被问倒。希望可以进下一轮吧
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