题解 | #奇偶校验#
奇偶校验
https://www.nowcoder.com/practice/67d4dd382bb44c559a1d0a023857a7a6
`timescale 1ns/1ns
module odd_sel(
input [31:0] bus,
input sel,
output check
);
//*************code***********//
reg check_reg;
always @(*)begin
if(sel)begin
check_reg <= ^bus;
end
else begin
check_reg <= ~(^bus);
end
end
assign check = check_reg;
//*************code***********//
endmodule
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