题解 | #信号顺序调整#
信号顺序调整
https://www.nowcoder.com/practice/3f6db9ded7ca4de7981c0a826e924563
`timescale 1ns/1ns
module top_module(input[15:0]in,
output[15:0]out
);
wire [3:0]a,b,c,d;
assign{a,b,c,d}=in[15:0];
assign{out[15:0]}={d,c,b,a};
endmodule
2023-09-19 16:27 广东工业大学 FPGA工程师
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