题解 | #时钟分频（偶数）#

`timescale 1ns/1ns

module even_div
    (
    input     wire rst ,
    input     wire clk_in,
    output    wire clk_out2,
    output    wire clk_out4,
    output    wire clk_out8
    );
//*************code***********//
////////////cnt///////////////
reg [3:0]cnt;
always@(posedge clk_in or negedge rst)begin
    if(!rst)
    cnt <= 'd0;
    else if(cnt == 8)
    cnt <= 4'd1;
    else
    cnt <= cnt+1;
end
assign clk_out2=(cnt==1||cnt==3||cnt==5||cnt==7)?1:0;
assign clk_out4=(cnt==1||cnt==2||cnt==5||cnt==6)?1:0;
assign clk_out8=(cnt==1||cnt==2||cnt==3||cnt==4)?1:0;

//*************code***********//
endmodule