题解 | #根据状态转移表实现时序电路#

`timescale 1ns/1ns

module seq_circuit(
      input                A   ,
      input                clk ,
      input                rst_n,
 
      output   wire        Y   
);
    parameter st_0 = 2'b00;
    parameter st_1 = 2'b01;
    parameter st_2 = 2'b10;
    parameter st_3 = 2'b11;

    reg [1:0] st_cur;
    reg [1:0] st_next;
    always @(posedge clk or negedge rst_n) begin
        if (!rst_n) begin
            st_cur <= 2'b00;
            st_next <= 2'b00;
        end
        else begin
            st_cur <= st_next;
        end
    end
    
    always @(*) begin//这里不能用上升沿时序，这里是组合逻辑，状态由输入和上一个状态决定
        if (!rst_n) begin
            st_next <= 2'b00;
            
        end
        else if (A==0) begin
            case(st_cur)
                2'b00 : begin st_next <= 2'b01; end
                2'b01 : begin st_next <= 2'b10; end
                2'b10 : begin st_next <= 2'b11; end
                2'b11 : begin st_next <= 2'b00; end
                default : begin st_next <= 2'b00; end
            endcase
        end
        else if (A==1) begin
            case(st_cur)
                2'b00 : begin st_next <= 2'b11; end
                2'b01 : begin st_next <= 2'b00; end
                2'b10 : begin st_next <= 2'b01; end
                2'b11 : begin st_next <= 2'b10; end
                default : begin st_next <= 2'b00; end
            endcase
        end
    end
    assign Y = (st_cur == 2'b11);





endmodule