题解 | #简易秒表#

更短的代码

`timescale 1ns/1ns

module count_module(
	input clk,
	input rst_n,

	output reg [5:0]second,
	output reg [5:0]minute
	);

	always @(posedge clk or negedge rst_n) begin
		if(minute<6'd60) second <= second+1'd1;
		if (!rst_n)
			begin 
				minute <= 6'd0;
				second <= 6'd0;
			end
		else if (second == 6'd60)
			begin
				minute <= minute+1;
				second <= 6'd1;
			end
		if (minute == 60) second <= 0;
	end
	
endmodule

我是初学者，所以不是很懂 为什么大家的题解都是使用两个always块，一个不也是可以的吗？难道是有什么硬件设计原则吗？ 之前都是刷软件方面的题，能写简单的代码就写的习惯养成了