更短的代码 `timescale 1ns/1ns module count_module( input clk, input rst_n, output reg [5:0]second, output reg [5:0]minute ); always @(posedge clk or negedge rst_n) begin if(minute<6'd60) second <= second+1'd1; if (!rst_n) begin minute <= 6'd0; second <= 6'd0; end ...