题解 | #奇偶校验#
奇偶校验
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`timescale 1ns/1ns module odd_sel( input [31:0] bus, input sel, output check ); //*************code***********// assign check = (^bus&&sel) || (~^bus && ~sel); //*************code***********// endmodule
基础知识点：逻辑与和按位与，逻辑或和按位或的区别；输入多bit数的同或、异或。
中级知识点：奇偶校验码的verilog实现
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@ 程序员卤馆