题解 | #位拆分与运算#

位拆分与运算

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位拆分与运算

根据题意和波形图分析

首先确定为异步触发
先看触发方式，时钟上升沿触发。
再看复位信号，rst低电平复位，
sel端信号，不同的值表示不同的加法方式
out端信号，经过加法运算后的二进制值，（tips：值得注意的是，out端选用的是5位的二进制数，这是为了防止数据溢出，例如1111+1111,四位二进制数无法很好的表示其大小，所以采用的是五位的二进制数）
valid_out端信号：信号值只有一位二进制数，根据波形图分析为，sel值为0时对应的valid_out为0,其余皆为1.

以下几点尤为重要，

当sel为0时不输出且只有此时输入有效，换句话说就是需要对输入的d值进行存储，只有当sel=0时才会对应更新存储的值，其余都是对存储的值进行加法计算。两步法中第一部分即为对d数据进行存储。

本题需要采用bit位的选择，选择方式为中括号“[ ]”例如选择[3:0]位，如d[3:0]。

进行时序计算时，对应的应为reg型。不进行申明时默认为wire型，所以需要重新申明变量类型。

这个题的关键点还是读清楚题意，整体相对简单，最后贴一下代码。

`timescale 1ns/1ns

module data_cal(
input clk,
input rst,
input [15:0]d,
input [1:0]sel,

output [4:0]out,
output validout
);
//*************code***********//
reg [15:0] d_reg;
reg [4:0] out;
reg validout;

always @(posedge clk or negedge rst) begin
    if(!rst) begin
        d_reg <= 0;
    end
    else if(!sel) begin
        d_reg <= d;
    end
end
always @(posedge clk or negedge rst) begin
    if(!rst) begin
        out <= 5'b0;
        validout <= 1'b0;
    end
    else begin
        case(sel) 
        0: begin
            out <= 5'b0;
            validout <= 1'b0;
        end
        1: begin
            out <= d_reg[3:0] + d_reg[7:4];
            validout <= 1'b1;
        end
        2: begin
            out <= d_reg[3:0] + d_reg[11:8];
            validout <= 1'b1;
        end
        3: begin
            out <= d_reg[3:0] + d_reg[15:12];
            validout <= 1'b1;
        end
        endcase
    end
end


//*************code***********//
endmodule