题解 | #整数倍数据位宽转换8to16#

`timescale 1ns/1ns

module width_8to16(
	input 				   clk 		,   
	input 				   rst_n		,
	input				      valid_in	,
	input	   [7:0]		   data_in	,
 
 	output	reg			valid_out,
	output   reg [15:0]	data_out
);
	reg cnt;
	always@(posedge clk or negedge rst_n) begin
		if(!rst_n) begin
			cnt <= 1'b0;
		end
		else begin
			cnt <= valid_in?(~cnt):cnt;
		end
	end
	reg [7:0] data_reg;
	always@(posedge clk or negedge rst_n) begin
		if(!rst_n) begin
			data_reg <= 'd0;
		end
		else begin
			data_reg <= valid_in?data_in:data_reg;
		end
	end
	always@(posedge clk or negedge rst_n) begin
		if(!rst_n) begin
			data_out <= 'd0;
			valid_out <= 1'b0;
		end
		else begin
			data_out <= (cnt & valid_in)?{data_reg,data_in}:data_out;
			valid_out <= (cnt & valid_in);
		end
	end
endmodule