简析

将乘法分解为若干个加法。

代码

直接引用的参考答案。不过参考答案只适用于size==4的情况，使用generate生成更好一些。

`timescale 1ns/1ns
 
module multi_pipe#(
    parameter size = 4
)(
    input                      clk        ,   
    input                      rst_n       ,
    input   [size-1:0]          mul_a       ,
    input   [size-1:0]          mul_b       ,
  
    output  reg [size*2-1:0]    mul_out    
);
 
/********************************************************************/
    reg [7:0]  addr01;
    reg [7:0]  addr23;

    wire [7:0] temp0 ;
    wire [7:0] temp1 ;
    wire [7:0] temp2 ;
    wire [7:0] temp3 ;

    assign temp0 = mul_b[0]? {4'b0, mul_a} : 'd0;
    assign temp1 = mul_b[1]? {3'b0, mul_a, 1'b0} : 'd0;
    assign temp2 = mul_b[2]? {2'b0, mul_a, 2'b0} : 'd0;
    assign temp3 = mul_b[3]? {1'b0, mul_a, 3'b0} : 'd0;

    always @(posedge clk or negedge rst_n) begin 
        if(~rst_n) begin
            addr01  <= 'd0;
            addr23  <= 'd0;
            mul_out <= 'd0;
        end 
        else begin
            addr01 <= temp0 + temp1;
            addr23 <= temp2 + temp3;

            mul_out <= addr01 + addr23;
        end
    end
endmodule