题解 | #Johnson Counter#
`timescale 1ns/1ns
module JC_counter(
input clk ,
input rst_n,
output reg [3:0] Q
);
always@(posedge clk or negedge rst_n) begin: JC_counter
if(~rst_n)
Q <= 4'b0;
else
Q <= {~Q[0], Q[3:1]};
end
endmodule
《Verilog/VHDL必刷习题集》 文章被收录于专栏
Verilog/VHDL必刷习题集，包含基础知识、组合逻辑设计、时序逻辑设计、状态机设计、RAM及FIFO设计等等。
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