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本题要求实现将4个输入数据累加之后输出，模块与上下游采用valid-ready双向握手机制。  时序图含有的信息较多，观察时序图需要注意：   data_out是在已接收到4个数据后产生输出；   在data_out准备好，valid_b拉高时，如果下游的ready_b为低，表示下游此时不能接收本模块的数据，那么，将会拉低ready_a，以反压上游数据输入；   当下游ready_b拉高，且valid_b为高，表示模块与下游握手成功，valid_b在下一个时钟周期拉低；   当下游ready_b拉高，本来由于之前ready_b为低而反压上游的ready_a立即拉高，开始接收上游数据，注意，此细...

易错总结：这里很多习惯于软件思维的人写代码会只例化2次子模块，是将a,b比较之后的结果min_ab与c进行比较，进而得到min_abc。 但是这样是错误的，因为当min_ab与c比较时，是上一时刻a,b的最小值与此时c的值比较，也就是拍数上是差一拍的，因此做不到比较同一拍下的a,b,c。 理解HDL的时序逻辑代码脑海里要有电路模型，并真正理解时序逻辑和组合逻辑的区别。 timescale 1ns/1ns module main_mod( input clk, input rst_n, input [7:0]a, input [7:0]b, input [7:0]c, output [7:0]d...

由于同步脉冲最先是在快时钟域下的，因此先用T触发器检测脉冲的上升沿。题目说了快时钟域下的脉冲不会相邻很近，则保证快时钟域下的每一个脉冲都可以被T触发器采到。 采到之后，单比特信号的跨时钟域进行打两拍（r1, r2）同步到慢时钟域，在慢时钟域下再打一拍(r3)，再将r2和r3对应的信号进行异或处理^，就可以在慢时钟域产生对应的脉冲。 `timescale 1ns/1ns module pulse_detect( input clk_fast , input clk_slow , input rst_n , input data_in , output dataout ); reg data_in...

这是典型的采用多周期路径同步多比特信号的跨时钟域数据传输方式。 `timescale 1ns/1ns module mux( input clk_a , input clk_b , input arstn , input brstn , input [3:0] data_in , input data_en , output reg [3:0] dataout ); reg data_en_r1; reg data_en_r2; always@(posedge clk_b or negedge brstn) begin: reg2 if(~brstn) begin data_en_r1 &lt...

格雷码转化为二进制码: Bn =Gn； Bi-1 = Bi ^ Gi-1；( i=1,2,n-1; ) 二进制码转化为格雷码: Gn = Bn； Gi-1=Bi ^ Bi-1； ( i=1,2,n-1; ) module gray_counter( input clk, input rst_n, output reg [3:0] gray_out ); //格雷码转二进制 reg [3:0] bin_out; wire [3:0] gray_wire; always @(posedge clk or negedge rst_n)begin if(rst_n == 1'b0) begin bin...

今天结束nowcoder的刷题并全部总结到笔记和博客，今天必须完成。

分析 题意整理 本题要求实现同步FIFO，FIFO的位宽和深度可配置。 题解主体 设计FIFO的时候一般需要考虑的有两点：   FIFO的大小 FIFO的大小指就是双端口ram的大小，这个可以根据设计需要来设置。   FIFO空满状态的判断 FIFO空满状态的判断通常有两种方法。 a、FIFO中的ram一般是双端口ram，所以有独立的读写地址。因此可以一种是设置读，写指针，写指针指向下一个要写入数据的地址，读指针指向下一个要读的地址，最后通过比较读指针和写指针的大小来确定空满状态。 b、设置一个计数器，当写使能有效的时候计数器加一；当读使能有效的时候，计数器减一，将计数器与ram的size进行...

`timescale 1ns/1ns module triffic_light ( input rst_n, //异位复位信号，低电平有效 input clk, //时钟信号 input pass_request, output wire[7:0]clock, output reg red, output reg yellow, output reg green ); parameter idle = 2'd0, s1_red = 2'd1, s2_yellow = 2'd2, s3_green = 2'd3; reg [7:0] cnt; reg [1:0] state; reg p_red...

今天把verilog题目刷完，加油！

4bit流水线乘法器的设计采用乘法竖式运算的思想，本质是将乘法运算转换为加法运算。具体实现思路如下图： 最后的temp0、temp1、temp2、temp3的相加结果就是相乘结果。 可以这么写： reg [7:0] addr01; reg [7:0] addr23; wire [7:0] temp0 ; wire [7:0] temp1 ; wire [7:0] temp2 ; wire [7:0] temp3 ; assign temp0 = mul_b[0]? {4'b0, mul_a} : 'd0; assign temp1 = mul_b[1]? {3'b0, mul_a, 1'b0}...

`timescale 1ns/1ns module JC_counter( input clk , input rst_n, output reg [3:0] Q ); always@(posedge clk or negedge rst_n) begin: JC_counter if(~rst_n) Q <= 4'b0; else Q <= {~Q[0], Q[3:1]}; end endmodule

实际的ram需要控制读写不能冲突，这道题目没有考虑这个情况。 `timescale 1ns/1ns module ram_mod( input clk, input rst_n, input write_en, input [7:0]write_addr, input [3:0]write_data, input read_en, input [7:0]read_addr, output reg [3:0]read_data ); reg [3:0] ram [7:0]; integer i; always@(posedge clk or negedge rst_n) begin: write...

注意这里的addr既是写地址，又是读地址。同时注意ram的初始化方法。 `timescale 1ns/1ns module RAM_1port( input clk, input rst, input enb, input [6:0]addr, input [3:0]w_data, output wire [3:0]r_data ); //*************code***********// reg [3:0] ram [127:0]; integer i; always@(posedge clk or negedge rst) begin: write_ram if(~rst) be...