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我的工作又在何方
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中国科学院高能物理研究所
2026
FPGA工程师
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我的工作又在何方
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2024-07-03 22:44
中国科学院高能物理研究所 FPGA工程师
题解 | #团队分组#
import sys group_list=['Tom','Allen','Jane','William','Tony'] print(group_list[slice(0,2)]) print(group_list[slice(1,4)]) print(group_list[slice(3,None)])  slice(start, end, step)
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2024-05-10 21:38
中国科学院高能物理研究所 FPGA工程师
题解 | #用列表实现栈#
import sys a=int(input()) stack =[1,2,3,4,5] for i in range(2):###执行两次 stack.pop()##默认删除最后一个 print(stack) stack.append(a) print(stack) 给自己提个醒,写for循环的时候不用忘记写冒号
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2024-05-10 21:06
中国科学院高能物理研究所 FPGA工程师
题解 | #输出水仙花数#
#include <iostream> using namespace std; #include<math.h> //选用bool函数,bool类型变量的值只有真(1)和假(0) bool isNarcissus(int num) { int h = num / 100; //百位:151/100=1; int t = (num / 10) % 10; //十位:151/10=15;15%10=5; int o = num % 10; //个位:151%10=1; //pow(m,n)-->m的n次幂 要加上math头文件 if (num == pow(h, 3...
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2024-05-07 10:56
中国科学院高能物理研究所 FPGA工程师
题解 | #计算商品打折结算金额#
#include <iostream> #include <iomanip> using namespace std; int main() { double price; cin >> price; double cost = 0.0; // write your code here....... cost = price>=5000 ? 0.6*price : price>=2000 ? 0.7*price : price>=500 ? 0.8*price : price>=100 ? 0.8*price : price; cou...
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2024-05-07 10:49
中国科学院高能物理研究所 FPGA工程师
题解 | #交换两个变量的值#
#include <any> #include <iostream> using namespace std; void swap(int* a,int* b){ int temp = *a; *a=*b; *b=temp; } int main() { int a = 0; int b = 0; cin >> a; cin >> b; //write your code here....... swap(&a, &b); cout << a << " " << b <...
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2024-05-07 09:41
中国科学院高能物理研究所 FPGA工程师
题解 | #密码游戏#
import sys a=str(input()) list=[] for i in a: b=(int(i)+3)%9 list.append(b) c=list[2]*1000+list[3]*100+list[0]*10+list[1] #print(c)###这个遇到0的情况就出错了 print('{:0>4}'.format(c))##输出要保持前置0 ##########format的一些用法 #1. print("{0}{1}".format("Hello"," World!")) #输出:Hello World!...
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2024-05-06 15:48
中国科学院高能物理研究所 FPGA工程师
题解 | #为整数增加小数点#
import sys a=int(input()) b=float(a) print(b) print(type(b))
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2024-05-06 15:22
中国科学院高能物理研究所 FPGA工程师
题解 | #数据串转并电路#
`timescale 1ns/1ns module s_to_p( input clk , input rst_n , input valid_a , input data_a , output reg ready_a , output reg valid_b , output reg [5:0] data_b ); //需要一个计数器和寄存器 reg [2:0] data_cnt; reg [5:0] data_reg; always@(posedge clk or negedge rst_n) begin if(!rst_n) ready_a <= 1'b0; else ready_...
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2024-04-29 22:35
中国科学院高能物理研究所 FPGA工程师
题解 | #信号发生器#
`timescale 1ns/1ns module signal_generator( input clk, input rst_n, input [1:0] wave_choise, output reg [4:0]wave ); //方波 parameter max =19, half=9; reg [4:0] sw_cnt; always@(posedge clk or negedge rst_n) begin if(!rst_n) sw_cnt <= 0; else if(wave_choise == 0) begin if(sw_cnt >= max) sw_cnt &l...
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