`timescale 1ns/1ns module mux( input clk_a , input clk_b , input arstn , input brstn , input [3:0] data_in , input data_en , output reg [3:0] dataout ); //涉及到两个信号(data_in、data_en)的跨时钟域传输(打两拍) //data_in 寄存器寄存 reg [3:0] data_reg,data_reg1,data_reg2; reg data_en_a,data_en_b1, data_en_b2; always@(posedg...