`timescale 1ns/1ns module even_div ( input wire rst , input wire clk_in, output wire clk_out2, output wire clk_out4, output wire clk_out8 ); //*************code***********// //法1：clk_out_8:1, 1, 1, 1 ,0 ,0 ,0 ,0 //法1：clk_out_4:1, 1, 0, 0 ,1 ,1 ,0 ,0 //法1：clk_out_2:1, 0, 1, 0 ,1 ,0 ,1 ,0 //可以看到是一个减法器...

`timescale 1ns/1ns module sequence_test2( input wire clk , input wire rst , input wire data , output reg flag ); //*************code***********// //重叠检测 //method1:移位寄存 // reg [3:0] data_reg; // always@(posedge clk or negedge rst) // if(!rst) // data_reg <= 0; // else // data_reg <= {data_reg[2...

`timescale 1ns/1ns module sequence_test1( input wire clk , input wire rst , input wire data , output reg flag ); //*************code***********// //寄存器输出且同步输出结果-->mealy型 //法一：三段式状态机 reg [2:0] current_state,next_state; always@(posedge clk or negedge rst) if(!rst) current_state <= 3'd0; else cur...

`timescale 1ns/1ns module width_8to16( input clk , input rst_n , input valid_in , input [7:0] data_in , output reg valid_out, output reg [15:0] data_out ); reg [1:0] data_cnt; reg [7:0] data_in_reg; always@(posedge clk or negedge rst_n) if(!rst_n) data_cnt <= 0; else if(valid_in) data_cnt <= (...

`timescale 1ns/1ns module width_8to12( input clk , input rst_n , input valid_in , input [7:0] data_in , output reg valid_out, output reg [11:0] data_out ); reg [1:0] data_in_cnt; reg [7:0] data_in_reg; always@(posedge clk or negedge rst_n) if(!rst_n) data_in_cnt <= 0; else if(valid_in) data_in_cn...

`timescale 1ns/1ns module width_24to128( input clk , input rst_n , input valid_in , input [23:0] data_in , output reg valid_out , output reg [127:0] data_out ); //24/128=3/16-->16个data_in才能组成3个data_out //设置一个寄存器，处理一下衔接部分 reg [119:0] data_in_reg; reg [3:0] data_cnt;//计数一下 always@(posedge clk or ne...

`timescale 1ns/1ns module valid_ready( input clk , input rst_n , input [7:0] data_in , input valid_a , input ready_b , output ready_a , output reg valid_b , output reg [9:0] data_out ); assign ready_a = ~valid_b | ready_b; //上个数据有效且准备好接收输出数据了 wire in_flag=valid_a && ready_a;//握手成功 reg [1:0] ...

`timescale 1ns/1ns module sequence_detect( input clk, input rst_n, input data, input data_valid, output reg match ); //根据时序图可以看出，match 是在检测到0110的下一个周期拉高，所以采用moore型状态机（只与当前状态有关） //思路：用一个寄存器，寄存在data_valid有效时的Data信号 //三段式状态机 reg [2:0] crt_state,nxt_state; //第一段：同步时序逻辑描述状态转移 always@(posedge clk or neged...

`timescale 1ns/1ns module sequence_detect( input clk, input rst_n, input data, input data_valid, output reg match ); //根据时序图可以看出，match 是在检测到0110的下一个周期拉高，所以采用moore型状态机（只与当前状态有关） //三段式状态机 reg [2:0] crt_state,nxt_state; //第一段：同步时序逻辑描述状态转移 always@(posedge clk or negedge rst_n) if(!rst_n) crt_state <=...

`timescale 1ns/1ns module ali16( input clk, input rst_n, input d, output reg dout ); //*************code***********// //异步复位：复位信号不受系统时钟的控制，可以在任何时候使电路的状态复位 //异步复位信号有效时，第一级触发器会立即复位 reg rst0,rst1; always@(posedge clk or negedge rst_n) if(!rst_n) begin rst0 <= 0; rst1 <= 0; end else begin rst0 &lt...

`timescale 1ns/1ns module add_half( input A , input B , output wire S , output wire C ); assign S = A ^ B; assign C = A & B; endmodule /***************************************************************/ module add_full( input A , input B , input Ci , output wire S , output wire Co ); wire c_1; wir...

`timescale 1ns/1ns module add_half( input A , input B , output wire S , output wire C ); assign S = A ^ B; assign C = A & B; endmodule /***************************************************************/ module add_full( input A , input B , input Ci , output wire S , output wire Co ); wire S1,C1,C2...

`timescale 1ns/1ns module dajiang13( input [7:0] A, output [15:0] B ); //*************code***********// //左移一位就是x2--->11111011=251=256-4-1(将其拆分成2的倍数相加减) assign B = (A<<8) - (A<<2)- A;//要加括号，因为“-”的优先级比“<<”高 //*************code***********// endmodule

`timescale 1ns/1ns module det_moore( input clk , input rst_n , input din , output reg Y ); // Mealy型：输出信号不仅取决于当前状态，还取决于输入； // Moore型：输出信号只取决于当前状态； reg [2:0]crt_state,nxt_state; parameter s0=0,s1=1,s2=2,s3=3,s4=4; //三段式 always@(posedge clk or negedge rst_n) if(!rst_n) crt_state <= s0; else crt_sta...