`timescale 1ns/1ns module multi_pipe#( parameter size = 4 )( input clk , input rst_n , input [size-1:0] mul_a , input [size-1:0] mul_b , output reg [size*2-1:0] mul_out ); /************************我的回答********************************************/ //用组合逻辑出结果比较快 //我把相加放到了组合逻辑里，答案比参考答案早了一个周期，直接给我判错了 //...

`timescale 1ns/1ns module JC_counter( input clk , input rst_n, output reg [3:0] Q ); //这道题主要就是找规律 always@(posedge clk or negedge rst_n) if(!rst_n) Q <= 0; else Q <= {~Q[0],Q[3:1]}; endmodule

`timescale 1ns/1ns module ram_mod( input clk, input rst_n, input write_en, input [7:0]write_addr, input [3:0]write_data, input read_en, input [7:0]read_addr, output reg [3:0]read_data ); //从图中可以看出是伪双端口RAM parameter DEPTH = 256; parameter WIDTH = 4; reg [WIDTH-1:0] FRAM [DEPTH-1:0]; always@(posedge c...

`timescale 1ns/1ns module RAM_1port( input clk, input rst, input enb, input [6:0]addr, input [3:0]w_data, output wire [3:0]r_data ); //*************code***********// parameter DEPTH = 128; parameter WIDTH = 4; reg [WIDTH-1:0] RAM [DEPTH-1:0]; //写入RAM always@(posedge clk) RAM[addr] <= enb ? w_data...

`timescale 1ns/1ns module count_module( input clk, input rst_n, input mode, output reg [3:0]number, output reg zero ); // reg [3:0] number0; always@(posedge clk or negedge rst_n) if(!rst_n) number <= 0; else number <= number0; always@(posedge clk or negedge rst_n) if(!rst_n) number0 <= 0; e...

`timescale 1ns/1ns module count_module( input clk, input rst_n, input set, input [3:0] set_num, output reg [3:0]number, output reg zero ); //开头从0开始的，延迟一个时钟周期+1 always@(posedge clk or negedge rst_n) if(!rst_n) number <= 0; else number <= number0; reg [3:0] number0; always@(posedge clk or negedg...

`timescale 1ns/1ns module count_module( input clk, input rst_n, output reg [5:0]second, output reg [5:0]minute ); always@(posedge clk or negedge rst_n) if(!rst_n) second <= 0; else if(second==6'd60) second <= 6'd1; else if(minute==6'd60) second <= 0; else second <= second + 1; always@(po...

`timescale 1ns/1ns module pulse_detect( input clk_fast , input clk_slow , input rst_n , input data_in , output dataout ); // //把脉冲信号转化为电平信号 reg data_in_reg; always@(posedge clk_fast or negedge rst_n) if(!rst_n) data_in_reg <= 0; else data_in_reg <= data_in ? ~data_in_reg : data_in_reg; //在慢时钟域...

`timescale 1ns/1ns module mux( input clk_a , input clk_b , input arstn , input brstn , input [3:0] data_in , input data_en , output reg [3:0] dataout ); //涉及到两个信号（data_in、data_en）的跨时钟域传输（打两拍） //data_in 寄存器寄存 reg [3:0] data_reg; always@(posedge clk_a or negedge arstn) if(!arstn) data_reg <= 0; els...

`timescale 1ns/1ns module gray_counter( input clk, input rst_n, output reg [3:0] gray_out ); // reg [3:0] cnt_bin; // always@(posedge clk or negedge rst_n) // if(!rst_n) // cnt_bin <= 0; // else // cnt_bin <= cnt_bin + 1; // always@(posedge clk or negedge rst_n) // if(!rst_n) // gray_out <=...

`timescale 1ns/1ns /**********************************RAM************************************/ module dual_port_RAM #(parameter DEPTH = 16, parameter WIDTH = 8)( input wclk ,input wenc ,input [$clog2(DEPTH)-1:0] waddr //深度对2取对数，得到地址的位宽。 ,input [WIDTH-1:0] wdata //数据写入 ,input rclk ,input renc ,input ...

`timescale 1ns/1ns module fsm2( input wire clk , input wire rst , input wire data , output reg flag ); //*************code***********// //状态转移图--->输出仅有当前状态决定-->Moore reg [2:0] current_state,next_state; always@(posedge clk or negedge rst) if(!rst) current_state <= 3'd0; else current_state &l...

`timescale 1ns/1ns module fsm1( input wire clk , input wire rst , input wire data , output reg flag ); //*************code***********// //通过状态转移图可以看出，输出由当前状态和输入共同决定-->mealy机 reg [1:0] current_state,next_state; always@(posedge clk or negedge rst) if(!rst) current_state <= 2'd0; else current_sta...

`timescale 1ns/1ns module odd_div ( input wire rst , input wire clk_in, output wire clk_out5 ); //*************code***********// reg [2:0] clk_cnt; reg clk_out5_r; always@(posedge clk_in or negedge rst) if(!rst)begin clk_cnt <= 0; clk_out5_r <= 0; end else begin clk_cnt <= (clk_cnt==3'd4)?0...