`timescale 1ns/1ns module sequence_detect( input clk, input rst_n, input data, output reg match, output reg not_match ); reg [5:0] sequence; reg res; //compare result for data inputed currently! reg [2:0] cnt; reg in_data, ctrigger; initial begin match <= 0; not_match <= 0; in_data <= 0; re...

VL28 输入序列不连续的序列检测 verilog code `timescale 1ns/1ns module sequence_detect( input clk, input rst_n, input data, input data_valid, output reg match ); reg [7:0] sequence; reg pre_result, res; reg [31:0] cnt; initial begin match <= 0; sequence[3:0] <= 4'b0; pre_result <= 0; res <= 0; cnt[31:...

`timescale 1ns/1ns module sequence_detect( input clk, input rst_n, input a, output reg match ); reg [7:0] sequence; reg pre_result, res; reg [31:0] cnt; initial begin match <= 0; sequence[7:0] <= 8'b0; pre_result <= 0; res <= 0; cnt[31:0] <= 32'b0000; end always @(rst_n) begin if (rst...