`timescale 1ns/1ns module calculation( input clk, input rst_n, input [3:0] a, input [3:0] b, output [8:0] c ); wire [8:0] c1; wire [8:0] c2; multiplexer multiplexer1 ( .clk(clk), .rst_n(rst_n), .a(a), .b('d12), .c(c1) ); multiplexer multiplexer2 ( .clk(clk), .rst_n(rst_n), .a(b), .b('d5), .c(c2) ); ...

`timescale 1ns/1ns module triffic_light ( input rst_n, //异位复位信号，低电平有效 input clk, //时钟信号 input pass_request, output wire[7:0]clock, output reg red, output reg yellow, output reg green ); reg [6:0] cnt; reg [7:0] clock_r; reg flag; always @ (posedge clk or negedge rst_n) begin if(!rst_n) begin cnt &lt...

`timescale 1ns/1ns module triffic_light ( input rst_n, //异位复位信号，低电平有效 input clk, //时钟信号 input pass_request, output wire[7:0]clock, output reg red, output reg yellow, output reg green ); reg [7:0] cnt; reg flag; reg [7:0] clock_r; always @ (posedge clk or negedge rst_n) begin if(!rst_n) begin flag &l...

`timescale 1ns/1ns module width_24to128( input clk , input rst_n , input valid_in , input [23:0] data_in , output reg valid_out , output reg [127:0] data_out ); reg [3:0] cnt; reg [127:0] data_out_r; always @ (posedge clk or negedge rst_n) begin if(!rst_n) begin cnt <= 4'b0; end else if(valid_in)...

`timescale 1ns/1ns module div_M_N( input wire clk_in, input wire rst, output wire clk_out ); parameter M_N = 8'd87; parameter c89 = 8'd24; // 8/9时钟切换点 parameter div_e = 5'd8; //偶数周期 parameter div_o = 5'd9; //奇数周期 //*************code***********// reg [6:0] sys_cnt; reg div_flag; reg [3:0] cnt; reg cl...

`timescale 1ns/1ns /***************************************RAM*****************************************/ module dual_port_RAM #(parameter DEPTH = 16, parameter WIDTH = 8)( input wclk ,input wenc ,input [$clog2(DEPTH)-1:0] waddr //深度对2取对数，得到地址的位宽。 ,input [WIDTH-1:0] wdata //数据写入 ,input rclk ,input re...

`timescale 1ns/1ns module seller1( input wire clk , input wire rst , input wire d1 , input wire d2 , input wire d3 , output reg out1, output reg [1:0]out2 ); //*************code***********// parameter A = 3'b000, B = 3'b001, C = 3'b010, D = 3'b011, E = 3'b100, F = 3'b101, G = 3'b110; reg [2:0] cur_s...