`timescale 1ns/1ns module function_mod( input [3:0]a, input [3:0]b, output [3:0]c, output [3:0]d ); assign c=e(a); assign d=e(b); function [3:0] e; input [3:0] f; integer i; begin for(i=0;i<4;i=i+1) begin e[i]=f[3-i]; end end endfunction endmodule 本题主要学习使用function函数的用法，在函数模块里，不能定义时序，不能定义输出，在定义函数时...

`timescale 1ns/1ns module main_mod( input clk, input rst_n, input [7:0]a, input [7:0]b, input [7:0]c, output [7:0]d ); wire [7:0]e,f; son_module ab_compare ( .clk(clk), .rst_n(rst_n), .a(a), .b(b), .c(e) ); son_module ac_compare ( .clk(clk), .rst_n(rst_n), .a(a), .b(c), .c(f) ); son_module ef_compar...

`timescale 1ns/1ns module gen_for_module( input [7:0] data_in, output [7:0] data_out ); genvar i; generate for(i=0;i<=7;i=i+1) begin:loop assign data_out[i]=data_in[7-i]; end endgenerate endmodule generate 需要使用标签

`timescale 1ns/1ns module data_minus( input clk, input rst_n, input [7:0]a, input [7:0]b, output reg [8:0]c ); always @(posedge clk or negedge rst_n) begin if(!rst_n)begin c<=9'b0; end else begin if(a>b) begin c=a-b; end else c=b-a; end end endmodule 简单用ifelse解决。若不是定义了C的类型还可以用三元操作符

`timescale 1ns/1ns module data_select( input clk, input rst_n, input signed[7:0]a, input signed[7:0]b, input [1:0]select, output reg signed [8:0]c ); always @(posedge clk or negedge rst_n) begin if(!rst_n) begin c<=0; end else begin case(select) 0:begin c<=a; end 1:begin c<=b; end 2:begin c...

`timescale 1ns/1ns module data_cal( input clk, input rst, input [15:0]d, input [1:0]sel, output [4:0]out, output validout ); //*************code***********// reg validout; reg [4:0] out; reg [15:0] temp; always @(posedge clk or negedge rst) begin if(!rst)begin out[4:0]<=5'b0; validout<=0; temp...

`timescale 1ns/1ns module multi_sel( input [7:0]d , input clk, input rst, output reg input_grant, output reg [10:0]out ); //*************code***********// reg [1:0]cnt; reg [10:0]d1; always @(posedge clk or negedge rst) begin if(!rst)begin input_grant<=0; out<=0; cnt<=1'd0; d1<=0; end el...

`timescale 1ns/1ns module odd_sel( input [31:0] bus, input sel, output check ); //*************code***********// assign check=(^bus[31:0])^(~sel); //*************code***********// endmodule 这题要sel为1时输出奇校验，为0时输出偶校验，单独判断数据的奇偶性只要异或一下就行，加入sel以后发现，sel为0时输出的反而是奇校验码，因此把sel取反满足题意

`timescale 1ns/1ns module Tff_2 ( input wire data, clk, rst, output reg q,w ); //*************code***********// always @(posedge clk or negedge rst) begin if(!rst)begin q<=0; w<=0; end else begin if(data==1'b1)begin w<=~w; if(w==1'b1)begin q<=~q; end else begin q<=q; end end else begi...

`timescale 1ns/1ns module mux4_1( input [1:0]d1,d2,d3,d0, input [1:0]sel, output[1:0]mux_out ); //*************code***********// assign mux_out=sel[1]?(sel[0]?d0:d1):(sel[0]?d2:d3); //*************code***********// endmodule 使用三目操作符，一位一位判断sel的值，四选一是根据sel的值进行选择，因为本题要用wire类型，不能使用always，故此不能使用if

`timescale 1ns/1ns module top_module ( input [255:0] in, input [7:0] sel, output reg out ); generate genvar i; for(i=0;i<=255;i=i+1) begin:loop always @(*) begin if(sel==i) begin out=in[i]; end end end endgenerate endmodule 两种写法，一种for、一种generate for

`timescale 1ns/1ns module top_module ( input [255:0] in, input [7:0] sel, output reg out ); integer i; always @(*) begin for(i=0;i<=256;i=i+1) if(sel==i) begin out=in[i]; end end endmodule 此题需要注意generatefor与for的用法，其中generate要放在always之外使用，而for必须放在块内使用，多套电路用generate

`timescale 1ns/1ns module top_module( input [3:0] a, b, c, d, e, input [2:0] sel, output reg [3:0] out ); always @(*) begin if(sel==3'd0) begin out=a; end else if (sel==3'd1) begin out=b; end else if (sel==3'd2) begin out=c; end else if (sel==3'd3) begin out=d; end else if (sel==3'd4) begin out=e; e...

`timescale 1ns/1ns module top_module( input a, b, c, d, e, output [24:0] out ); wire [24:0] f; wire [24:0] g; //assign f={a,a,a,a,a,b,b,b,b,b,c,c,c,c,c,d,d,d,d,d,e,e,e,e,e}; //assign g={a,b,c,d,e,a,b,c,d,e,a,b,c,d,e,a,b,c,d,e,a,b,c,d,e}; assign f={{5{a}},{5{b}},{5{c}},{5{d}},{5{e}}}; assign g={5{a,b...